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1. (WO2012103245) GUEST INSTRUCTION BLOCK WITH NEAR BRANCHING AND FAR BRANCHING SEQUENCE CONSTRUCTION TO NATIVE INSTRUCTION BLOCK
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2012/103245    International Application No.:    PCT/US2012/022589
Publication Date: 02.08.2012 International Filing Date: 25.01.2012
IPC:
G06F 9/06 (2006.01), G06F 9/30 (2006.01), G06F 9/305 (2006.01)
Applicants: SOFT MACHINES INC. [US/US]; 3211 Scott Boulevard, Suite 202 Santa Clara, CA 95054 (US) (For All Designated States Except US).
ABDALLAH, Mohammad [US/US]; (US) (For US Only)
Inventors: ABDALLAH, Mohammad; (US)
Agent: BARNES, Glenn D.; Murabito Hao & Barnes LLP Two North Market Street Third Floor San Jose, CA 95113 (US)
Priority Data:
61/436,975 27.01.2011 US
Title (EN) GUEST INSTRUCTION BLOCK WITH NEAR BRANCHING AND FAR BRANCHING SEQUENCE CONSTRUCTION TO NATIVE INSTRUCTION BLOCK
(FR) BLOC D'INSTRUCTIONS D'HÔTE DOTÉ D'UNE CONSTRUCTION EN SÉQUENCE DE SAUTS PROCHES ET DE SAUTS ÉLOIGNÉS VERS UN BLOC D'INSTRUCTIONS D'ORIGINE
Abstract: front page image
(EN)A method for translating instructions for a processor. The method includes accessing a plurality of guest instructions that comprise multiple guest branch instructions comprising at least one guest far branch, and building an instruction sequence from the plurality of guest instructions by using branch prediction on the at least one guest far branch. The method further includes assembling a guest instruction block from the instruction sequence. The guest instruction block is translated to a corresponding native conversion block, wherein an at least one native far branch that corresponds to the at least one guest far branch and wherein the at least one native far branch includes an opposite guest address for an opposing branch path of the at least one guest far branch. Upon encountering a missprediction, a correct instruction sequence is obtained by accessing the opposite guest address.
(FR)L'invention a trait à un procédé destiné à la traduction d'instructions pour un processeur. Ledit procédé consiste à accéder à une pluralité d'instructions d'hôte qui comprennent plusieurs instructions de saut d'hôte comportant au moins un saut éloigné d'hôte, et à élaborer une séquence d'instructions à partir de la pluralité d'instructions d'hôte au moyen d'une prédiction de saut sur le ou les sauts éloignés d'hôte. Ledit procédé consiste également à assembler un bloc d'instructions d'hôte à partir de la séquence d'instructions. Le bloc d'instructions d'hôte est traduit pour obtenir un bloc de conversion d'origine correspondant, au moins un desdits sauts éloignés d'origine étant un saut qui correspond audit ou auxdits sauts éloignés d'hôte et le ou les sauts éloignés d'origine comprenant une adresse d'hôte inverse pour un chemin de saut inverse du ou des sauts éloignés d'hôte. En cas de prédiction inexacte, une séquence d'instructions correcte est obtenue par accès à l'adresse d'hôte inverse.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)