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1. (WO2012102770) PSUEDO SYNCHRONOUS SERIAL INTERFACE SYNCHRONIZATION METHOD
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2012/102770    International Application No.:    PCT/US2011/058555
Publication Date: 02.08.2012 International Filing Date: 31.10.2011
IPC:
H04L 7/04 (2006.01)
Applicants: RAYTHEON COMPANY [US/US]; 870 Winter Street Waltham, Massachusetts 02451-1449 (US) (For All Designated States Except US).
DEMARCO, Joseph T. [US/US]; (US) (For US Only)
Inventors: DEMARCO, Joseph T.; (US)
Agent: MADDEN, Robert B.; P.O. Box 2938 Minneapolis, Minnesota 55402 (US)
Priority Data:
61/437,213 28.01.2011 US
Title (EN) PSUEDO SYNCHRONOUS SERIAL INTERFACE SYNCHRONIZATION METHOD
(FR) PROCÉDÉ DE SYNCHRONISATION D'UNE INTERFACE SÉRIE PSEUDO-SYNCHRONE
Abstract: front page image
(EN)Primary serial interface logic coupled to a serial data receive line is synchronized by cycling through a plurality of delays in a data stream upon power up of the serial interface until a synchronization bit pattern is located. A minimum delay limit and a maximum delay limit are determined for the primary serial interface logic, a delay is set to a midpoint between the minimum delay limit and the maximum delay limit, and received data is output. Secondary serial interface logic, coupled to the same serial data receive line as the primary serial input logic, is synchronized by cycling through a plurality of delays in the data stream until the output of the secondary serial interface logic equals the output of the primary serial interface logic. A minimum delay limit and a maximum delay limit are determined for the secondary serial interface logic, a delay is set to a midpoint between the minimum delay limit and the maximum delay limit, and received data is output.
(FR)L'invention a pour objet de synchroniser une logique d'interface série primaire couplée à une ligne série de réception de données par passage cyclique par une pluralité de retards dans un flux de données suite à la mise sous tension de l'interface série jusqu'à ce qu'un profil binaire de synchronisation soit localisé. Une limite minimale de retard et une limite maximale de retard sont déterminées pour la logique d'interface série primaire, un retard est réglé à mi-chemin entre la limite minimale de retard et la limite maximale de retard, et des données reçues sont sorties. Une logique d'interface série secondaire, couplée à la même ligne série de réception de données que la logique d'entrée série primaire, est synchronisée en parcourant cycliquement une pluralité de retards dans le flux de données jusqu'à ce que la sortie de la logique d'interface série secondaire soit égale à la sortie de la logique d'interface série primaire. Une limite minimale de retard et une limite maximale de retard sont déterminées pour la logique d'interface série secondaire, un retard est réglé à mi-chemin entre la limite minimale de retard et la limite maximale de retard, et des données reçues sont sorties.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)