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1. (WO2012102025) NONVOLATILE MEMORY DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2012/102025    International Application No.:    PCT/JP2012/000433
Publication Date: 02.08.2012 International Filing Date: 24.01.2012
Chapter 2 Demand Filed:    20.07.2012    
IPC:
G11C 13/00 (2006.01), H01L 27/10 (2006.01), H01L 27/105 (2006.01), H01L 45/00 (2006.01), H01L 49/00 (2006.01)
Applicants: PANASONIC CORPORATION [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP) (For All Designated States Except US).
TAKAGI, Takeshi; (For US Only).
KATAYAMA, Koji; (For US Only)
Inventors: TAKAGI, Takeshi; .
KATAYAMA, Koji;
Agent: NII, Hiromori; c/o NII Patent Firm, 6F, Tanaka Ito Pia Shin-Osaka Bldg.,3-10, Nishi Nakajima 5-chome, Yodogawa-ku, Osaka-city, Osaka 5320011 (JP)
Priority Data:
2011-014945 27.01.2011 JP
Title (EN) NONVOLATILE MEMORY DEVICE
(FR) DISPOSITIF DE MÉMOIRE NON VOLATILE
(JA) 不揮発性記憶装置
Abstract: front page image
(EN)A nonvolatile memory device (100) comprises the following: a nonvolatile memory element (101) having a first electrode, a second electrode, and a resistance change layer that is disposed between the first electrode and the second electrode and changes from a high resistance state to a low resistance state when a voltage pulse of a first polarity is applied between the first electrode and the second electrode, and that changes from a low resistance state to a high resistance state when a voltage pulse of a second polarity that is different from the first polarity is applied; a variable load resistor (102) that by being electrically connected in series with the nonvolatile memory element (101) constitutes an electrical circuit (108); and a control circuit that, when a write voltage pulse which applies the second polarity voltage pulse to the nonvolatile memory element (101) is applied to the electrical circuit (108), sets the resistance value of the variable load resistor (102) to any one of a plurality of load resistance values each corresponding to the respective high resistance states in which the resistance values of the resistance change layer are mutually different.
(FR)Un dispositif de mémoire non volatile (100) comprend : un élément de mémoire non volatile (101) comportant une première électrode, une seconde électrode et une couche à changement de résistance qui est disposée entre la première électrode et la seconde électrode et qui passe d'un état de résistance élevée à un état de faible résistance lorsqu'une impulsion de tension d'une première polarité est appliquée entre la première électrode et la seconde électrode, et qui passe d'un état de faible résistance à un état de résistance élevée lorsqu'une impulsion de tension d'une seconde polarité qui est différente de la première polarité est appliquée; une résistance de charge variable (102) qui, en étant connectée électriquement en série avec l'élément de mémoire non volatile (101), constitue un circuit électrique (108); et un circuit de commande qui, lorsqu'une impulsion de tension d'écriture qui applique l'impulsion de tension de seconde polarité à l'élément de mémoire non volatile (101) est appliquée au circuit électrique (108), fixe la valeur de résistance de la résistance de charge variable (102) à l'une quelconque d'une pluralité de valeurs de résistance de charge correspondant chacune aux états de résistance élevée respectifs dans lesquels les valeurs de résistance de la couche à changement de résistance sont mutuellement différentes.
(JA) 不揮発性記憶装置(100)は、第1電極と、第2電極と、第1電極と第2電極との間に配設され、第1電極及び第2電極間に第1の極性の電圧パルスが印加された場合に高抵抗状態から低抵抗状態へ変化し、第1の極性とは異なる第2の極性の電圧パルスが印加された場合に低抵抗状態から高抵抗状態へ変化する抵抗変化層とを有する不揮発性記憶素子(101)と、不揮発性記憶素子(101)と電気的に直列接続されることによって電気回路(108)を構成する可変負荷抵抗(102)と、不揮発性記憶素子(101)に前記第2の極性の電圧パルスを与える書き込み電圧パルスが電気回路(108)に印加される場合に、可変負荷抵抗(102)の抵抗値を、前記抵抗変化層の抵抗値が互いに異なる高抵抗状態にそれぞれ対応する複数の負荷抵抗値のうちの何れか1つに設定する制御回路とを備える。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)