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Pub. No.:    WO/2012/100396    International Application No.:    PCT/CN2011/001310
Publication Date: 02.08.2012 International Filing Date: 09.08.2011
H01L 29/16 (2006.01), H01L 29/06 (2006.01), H01L 29/41 (2006.01), H01L 21/762 (2006.01), H01L 21/336 (2006.01), H01L 21/28 (2006.01)
Applicants: INSTITUTE OF MICROELECTRONICS, CHINESE ACADEMY OF SCIENCES [CN/CN]; No.3 Beitucheng West Road Chaoyang District, Beijing 100029 (CN) (For All Designated States Except US).
WANG, Guilei [CN/CN]; (CN) (For US Only).
YIN, Haizhou [CN/US]; (US) (For US Only)
Inventors: WANG, Guilei; (CN).
YIN, Haizhou; (US)
Agent: CHINA PATENT AGENT (H.K.) LTD.; 22/F, Great Eagle Centre 23 Harbour Road, Wanchai Hong Kong (CN)
Priority Data:
201110029212.9 26.01.2011 CN
(ZH) 半导体器件及其制造方法
Abstract: front page image
(EN)Provided is a semiconductor device, comprising: a substrate (10); a shallow trench isolation (STI) (40) embedded in the substrate (10) and formed with at least one open area; a channel region located within the open area; a gate stack comprising a gate dielectric layer (50) and a gate electrode layer (60), located on top of the channel region; source/drain regions (80) located on the two sides of the channel region and comprising a stress layer for providing a strain to the channel region; wherein there is a lining layer (30) between the shallow trench isolation (40) and the stress layer. By inserting a lining layer (30) of the same or a similar material to that of the stress layer of the source/drain region between the STI (40) and the stress layer of the source/drain regions to act as a crystal seed layer or a nucleating layer for epitaxial growth, the STI edge effect during the source/drain strain process is eliminated, i.e. the gap between the STI (40) and the stress layer of the source/drain regions is eliminated, preventing the reduction of the channel stress by the source/drain strain and improving the mobility of the current carriers of the metal-oxide semiconductor (MOS) device, thus improving the driving capability of the device.
(FR)L'invention concerne un dispositif semi-conducteur comprenant : un substrat (10); une isolation en tranchée peu profonde (STI) (40) incorporée dans le substrat (10) et formée avec au moins une aire ouverte; une zone de canal située dans l'aire ouverte; un empilement de gâchette comprenant une couche diélectrique de gâchette (50) et une couche d'électrode de gâchette (60), située sur la zone de canal; des zones de source/drain (80) situées des deux côtés de la zone de canal et comprenant une couche de contrainte servant à produire une déformation dans la zone de canal; une couche de revêtement (30) existant entre l'isolation en tranchée peu profonde (40) et la couche de contrainte. En insérant une couche de revêtement (30) en un matériau identique ou similaire à celui de la couche de contrainte de la zone de source/drain entre la STI (40) et la couche de contrainte des zones de source/drain pour agir comme couche germe ou couche de nucléation de cristal pour la croissance épitaxique, l'effet d'arête de la STI pendant le processus de contrainte de source/drain est éliminé, c.-à-d. que l'espace entre la STI (40) et la couche de contrainte des zones de source/drain est éliminé, ce qui prévient la réduction de la contrainte de canal par la déformation de source/drain et améliore la mobilité des porteurs de courant du dispositif métal-oxyde semi-conducteur (MOS), ce qui améliore la capacité d'excitation du dispositif.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)