WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2012099992) HALF CYCLE DELAY LOCKED LOOP AND ITS USE IN A FREQUENCY MULTIPLIER
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2012/099992    International Application No.:    PCT/US2012/021767
Publication Date: 26.07.2012 International Filing Date: 18.01.2012
IPC:
H03L 7/081 (2006.01), H03L 7/16 (2006.01)
Applicants: QUALCOMM INCORPORATED [US/US]; ATTN: INTERNATIONAL IP ADMINISTRATION 5775 Morehouse Drive San Diego, California 92121 (US) (For All Designated States Except US).
YANG, Bo [CN/US]; (US) (For US Only)
Inventors: YANG, Bo; (US)
Agent: HO, Eric; ATTN: INTERNATIONAL IP ADMINISTRATION 5775 Morehouse Drive San Diego, California 92121 (US)
Priority Data:
13/008,657 18.01.2011 US
Title (EN) HALF CYCLE DELAY LOCKED LOOP AND ITS USE IN A FREQUENCY MULTIPLIER
(FR) BOUCLE À VERROUILLAGE DE RETARD D'UN DEMI-CYCLE ET SON UTILISATION DANS UN MULTIPLICATEUR DE FRÉQUENCE
Abstract: front page image
(EN)An integrated circuit for a half cycle delay locked loop is disclosed. The integrated circuit includes an input node coupled to an oscillator having a clock cycle of M. The integrated circuit also includes N delay elements outputting N different phase-shifted signals, where a total delay introduced by the N delay elements is M/2. The integrated circuit also includes a plurality of inverters, each coupled to an output of one of the N delay elements, where the plurality is less than N. The integrated circuit also includes a phase detector coupled to the input node and an inverted Nth phase-shifted signal. The integrated circuit also includes a charge pump coupled to the phase detector and the delay elements.
(FR)Cette invention se rapporte à un circuit intégré destiné à une boucle à verrouillage de retard d'un demi-cycle. Le circuit intégré comprend un nœud d'entrée couplé à un oscillateur qui présente un cycle d'horloge égal à M. Le circuit intégré comprend également N éléments de retard qui délivrent en sortie N signaux déphasés différents, le retard total introduit par les N éléments de retard étant égal à M/2. Le circuit intégré comprend également une pluralité d'inverseurs, chacun d'eux étant couplé à une sortie de l'un des N éléments de retard, la pluralité étant inférieure à N. Le circuit intégré comprend également un détecteur de phase couplé au nœud d'entrée et à un n-ième signal déphasé inversé. Le circuit intégré comprend également une pompe à charge couplée au détecteur de phase et aux éléments de retard.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)