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1. (WO2012099080) METHOD FOR MANUFACTURING REVERSE-BLOCKING SEMICONDUCTOR ELEMENT
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2012/099080    International Application No.:    PCT/JP2012/050760
Publication Date: 26.07.2012 International Filing Date: 16.01.2012
IPC:
H01L 21/336 (2006.01), H01L 21/265 (2006.01), H01L 21/76 (2006.01), H01L 29/739 (2006.01), H01L 29/78 (2006.01)
Applicants: FUJI ELECTRIC CO., LTD. [JP/JP]; 1-1, Tanabeshinden, Kawasaki-ku, Kawasaki-shi, Kanagawa 2100856 (JP) (For All Designated States Except US).
NAKAZAWA, Haruo [JP/JP]; (JP) (For US Only)
Inventors: NAKAZAWA, Haruo; (JP)
Agent: SAKAI, Akinori; A. SAKAI & ASSOCIATES, 20F, Kasumigaseki Building, 2-5, Kasumigaseki 3-chome, Chiyoda-ku, Tokyo 1006020 (JP)
Priority Data:
2011-007801 18.01.2011 JP
Title (EN) METHOD FOR MANUFACTURING REVERSE-BLOCKING SEMICONDUCTOR ELEMENT
(FR) PROCÉDÉ DE FABRICATION D'UN ÉLÉMENT SEMI-CONDUCTEUR À BLOCAGE INVERSE
(JA) 逆阻止型半導体素子の製造方法
Abstract: front page image
(EN)The present invention is a method for manufacturing a reverse-blocking semiconductor element wherein a tapered channel is formed. A back surface collector layer is formed and a discrete layer (4) is formed on the side edge surfaces of the tapered channel by furnace annealing and laser annealing following ion implantation in the back surface and tapered channel. Thus, even in a manufacturing method having a manufacturing step wherein a diffusion layer, which is formed by forming the tapered channel, ion implantation, and annealing on the side edge surfaces thereof, is formed into a discrete layer (4) for twisting and extending the end edge of a reverse-voltage resistant pn junction on the surface, reverse voltage resistance can be assured and reverse bias leak current can be reduced.
(FR)La présente invention concerne un procédé de fabrication d'un élément semi-conducteur à blocage inverse, où un canal biseauté est formé. Une couche collectrice de surface arrière est formée et une couche discrète (4) est formée sur les surfaces de bord latéral du canal biseauté par recuit au four et recuit au laser à la suite d'une implantation ionique dans la surface arrière et le canal biseauté. Ainsi, y compris au cours d'un procédé de fabrication présentant une étape de fabrication au cours de laquelle une couche de diffusion, formée par formation du canal biseauté, implantation ionique et recuit sur les surfaces de bord latéral de celle-ci, est formée dans une couche discrète (4) pour tordre et étendre le bord d'extrémité d'une jonction pn résistante à une tension inverse sur la surface, la résistance à la tension inverse peut être assurée et un courant de fuite à polarité inverse peut être réduit.
(JA) 逆阻止型半導体素子の製造方法であって、テーパー溝を形成し、裏面とテーパー溝へのイオン注入後、炉アニール処理およびレーザーアニール処理をおこなうことにより、裏面コレクタ層およびテーパー溝の側辺面に分離層(4)を形成するようにした。これにより、テーパー溝を形成し、その側辺面にイオン注入とアニール処理により形成した拡散層を、逆耐圧pn接合の終端を湾曲させて表面に延在させるための分離層(4)とする製造工程を有する製造方法であっても、逆耐圧の確保と逆バイアス時のリーク電流の低減とを可能にする。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)