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1. (WO2012098197) COMPACT VOLATILE/NON-VOLATILE MEMORY CELL
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2012/098197    International Application No.:    PCT/EP2012/050800
Publication Date: 26.07.2012 International Filing Date: 19.01.2012
IPC:
G11C 11/16 (2006.01), G11C 11/412 (2006.01), G11C 13/00 (2006.01), G11C 11/15 (2006.01)
Applicants: CENTRE NATIONAL DE LA RECHERCHE SCIENTIFIQUE [FR/FR]; 3, Rue Michel Ange F-75794 Paris Cedex 16 (FR) (For All Designated States Except US).
UNIVERSITE MONTPELLIER 2 [FR/FR]; Place Eugène Bataillon F-34095 Montpellier Cedex 5 (FR) (For All Designated States Except US).
GUILLEMENET, Yoann [FR/FR]; (FR) (For US Only).
TORRES, Lionel [FR/FR]; (FR) (For US Only)
Inventors: GUILLEMENET, Yoann; (FR).
TORRES, Lionel; (FR)
Agent: CABINET BEAUMONT; 1, Rue Champollion F-38000 Grenoble (FR)
Priority Data:
1150407 19.01.2011 FR
Title (EN) COMPACT VOLATILE/NON-VOLATILE MEMORY CELL
(FR) CELLULE COMPACTE DE MÉMOIRE VOLATILE / NON VOLATILE
Abstract: front page image
(EN)The invention concerns a memory device comprising at least one memory cell comprising: a first transistor (102) coupled between a first storage node (106) and a first supply voltage (GND, VDD); a second transistor (104) coupled between a second storage node (108) and said first supply voltage, control terminals of the first and second transistors being coupled to the second and first storage nodes respectively; and a single resistance switching element (202), wherein said single resistive switching element is coupled in series with said first transistor and is programmable to have one of first and second resistances (Rmin, Rmax), wherein said first storage node is coupled to a first access line (BL) via a third transistor (110, 810) connected to said first storage node, and said second storage node is coupled to a second access line (BLB) via a fourth transistor (112, 812) connected to said second storage node.
(FR)L'invention concerne un dispositif de mémoire comportant au moins une cellule de mémoire comportant : un premier transistor (102) couplé entre un premier nœud (106) de stockage et une première tension d'alimentation (GND, VDD); un deuxième transistor (104) couplé entre un deuxième nœud (108) de stockage et ladite première tension d'alimentation, des bornes de commande des premier et deuxième transistors étant couplées respectivement aux deuxième et premier nœuds de stockage ; et un élément unique (202) à commutation de résistance, ledit élément unique à commutation de résistance étant couplé en série avec ledit premier transistor et étant programmable pour présenter une résistance parmi des première et deuxième résistances (Rmin, Rmax), ledit premier nœud de stockage étant couplé à une première ligne d'accès (BL) via un troisième transistor (110, 810) relié audit premier nœud de stockage, et ledit deuxième nœud de stockage étant couplé à une deuxième ligne d'accès (BLB) via un quatrième transistor (112, 812) relié audit deuxième nœud de stockage.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)