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1. (WO2012097035) A BUFFER TO DRIVE REFERENCE VOLTAGE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2012/097035    International Application No.:    PCT/US2012/020889
Publication Date: 19.07.2012 International Filing Date: 11.01.2012
IPC:
H03F 1/34 (2006.01)
Applicants: ANALOG DEVICES, INC. [US/US]; One Technology Way Norwood, MA 02062-9106 (US) (For All Designated States Except US).
WAKIMOTO, Tsutomu [JP/JP]; (JP) (For US Only)
Inventors: WAKIMOTO, Tsutomu; (JP)
Agent: HAILS, Robert, L.; Kenyon & Kenyon LLP 1500 K Street, N.W. Washington, DC 20005 (US)
Priority Data:
13/007,409 14.01.2011 US
Title (EN) A BUFFER TO DRIVE REFERENCE VOLTAGE
(FR) TAMPON POUR COMMANDER UNE TENSION DE RÉFÉRENCE
Abstract: front page image
(EN)Embodiments of the present invention may provide an integrated circuit that may comprise a first transistor to receive an input voltage signal at its gate and generate an output voltage signal at its drain. Further, the integrated circuit may comprise a second transistor to form an active load of the first transistor, the second transistor may have its drain and gate coupled to the drain of the first transistor. In addition, the integrated circuit may comprise a third transistor to form a current mirror with the second transistor, a fourth transistor to form an active load of the third transistor, and a fifth transistor to form a current mirror with the fourth transistor. The fifth transistor may be connected to the drain of the second transistor. The integrated circuit may form an amplifier and Gm stage of a reference buffer.
(FR)Selon des modes de réalisation, la présente invention concerne un circuit intégré qui peut comporter un premier transistor, pour recevoir un signal de tension d'entrée sur sa grille et pour générer un signal de tension de sortie sur son drain. De plus, le circuit intégré peut comporter un deuxième transistor pour former une charge active du premier transistor, le deuxième transistor pouvant avoir son drain et sa grille couplés au drain du premier transistor. De plus, le circuit intégré peut comporter un troisième transistor pour former un miroir de courant avec le deuxième transistor, un quatrième transistor pour former une charge active du troisième transistor, et un cinquième transistor pour former un miroir de courant avec le quatrième transistor. Le cinquième transistor peut être connecté au drain du deuxième transistor. Le circuit intégré peut former un amplificateur et un étage Gm d'un tampon de référence.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)