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1. (WO2012096723) SCALAR INTEGER INSTRUCTIONS CAPABLE OF EXECUTION WITH THREE REGISTERS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2012/096723    International Application No.:    PCT/US2011/063261
Publication Date: 19.07.2012 International Filing Date: 05.12.2011
IPC:
G06F 9/30 (2006.01)
Applicants: INTEL CORPORATION [US/US]; 2200 Mission College Boulevard M/S: RNB-4-150 Santa Clara, California 95052 (US) (For All Designated States Except US).
TOLL, Bret L. [US/US]; (US) (For US Only).
VALENTINE, Robert [US/IL]; (IL) (For US Only).
LOKTYUKHIN, Maxim [RU/US]; (US) (For US Only).
OULD-AHMED-VALL, Elmoustapha [MR/US]; (US) (For US Only)
Inventors: TOLL, Bret L.; (US).
VALENTINE, Robert; (IL).
LOKTYUKHIN, Maxim; (US).
OULD-AHMED-VALL, Elmoustapha; (US)
Agent: MALLIE, Michael J.; Blakely, Sokoloff, Taylor & Zafman LLP 1279 Oakmead Parkway Sunnyvale, California 94085-4040 (US)
Priority Data:
13/007,050 14.01.2011 US
Title (EN) SCALAR INTEGER INSTRUCTIONS CAPABLE OF EXECUTION WITH THREE REGISTERS
(FR) INSTRUCTIONS SCALAIRES EN NOMBRES ENTIERS APTES À ÊTRE EXÉCUTÉES AVEC TROIS REGISTRES
Abstract: front page image
(EN)A processing core implemented on a semiconductor chip is described. The processing core includes logic circuitry to identify whether vector instructions and integer scalar instructions are to be executed with two registers or three registers, where, in the case of two registers input operand information is destroyed in one of two registers, and, in the case of three registers input operand is not destroyed. The processing core also includes steering circuitry coupled to the logic circuitry. The steering circuitry is to control first data paths between scalar integer execution units and a scalar integer register bank such that two registers are accessed from the scalar register bank if two register execution is identified for the scalar integer instructions or three registers are accessed from the scalar integer register bank if three register execution is identified for the scalar integer instructions. The steering circuitry is also to control second data paths between vector execution units and a vector register bank such that two registers are accessed from the vector register bank if two register execution is identified for the vector instructions or three registers are accessed from the vector register bank if three register execution is identified for the vector instructions.
(FR)L'invention porte sur un cœur de traitement mis en œuvre sur une puce de semi-conducteur. Le cœur de traitement comprend une circuiterie logique pour identifier si des instructions vectorielles et des instructions scalaires en nombres entiers doivent être exécutées avec deux registres ou trois registres; dans le cas de deux registres, des informations d'opérande d'entrée sont détruites dans l'un des deux registres, et dans le cas de trois registres, un opérande d'entrée n'est pas détruit. Le cœur de traitement comprend également une circuiterie d'orientation couplée à la circuiterie logique. La circuiterie d'orientation sert à commander des premiers chemins de données entre des unités d'exécution scalaires en nombres entiers et un banc de registres scalaires en nombres entiers de telle sorte que deux registres font l'objet d'un accès à partir du banc de registres scalaires si une exécution à deux registres est identifiée pour les instructions scalaires en nombres entiers, ou de telle sorte que trois registres font l'objet d'un accès à partir du banc de registres scalaires en nombres entiers si une exécution à trois registres est identifiée pour les instructions scalaires en nombres entiers. La circuiterie d'orientation sert également à commander des seconds chemins de données entre des unités d'exécution vectorielles et un banc de registres vectoriels de telle sorte que deux registres font l'objet d'un accès à partir du banc de registres vectoriels si une exécution à deux registres est identifiée pour les instructions vectorielles ou de telle sorte que trois registres font l'objet d'un accès à partir du banc de registres vectoriels si une exécution à trois registres est identifiée pour les instructions vectorielles.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)