WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2012096155) THIN-FILM TRANSISTOR SUBSTRATE AND METHOD FOR MANUFACTURING SAME
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2012/096155    International Application No.:    PCT/JP2012/000094
Publication Date: 19.07.2012 International Filing Date: 10.01.2012
IPC:
H01L 29/786 (2006.01), H01L 21/28 (2006.01)
Applicants: SHARP KABUSHIKI KAISHA [JP/JP]; 22-22, Nagaike-cho, Abeno-ku, Osaka-shi, Osaka 5458522 (JP) (For All Designated States Except US).
NISHIMURA, Naoki; (For US Only)
Inventors: NISHIMURA, Naoki;
Agent: MAEDA & PARTNERS; Osaka-Marubeni Bldg.5F, 5-7, Hommachi 2-chome, Chuo-ku, Osaka-shi, Osaka 5410053 (JP)
Priority Data:
2011-004614 13.01.2011 JP
Title (EN) THIN-FILM TRANSISTOR SUBSTRATE AND METHOD FOR MANUFACTURING SAME
(FR) SUBSTRAT DE TRANSISTOR À COUCHES MINCES, AINSI QUE PROCÉDÉ DE FABRICATION
(JA) 薄膜トランジスタ基板及びその製造方法
Abstract: front page image
(EN)A TFT substrate (30a) is provided with a plurality of TFTs (5a) which are provided with: a semiconductor layer (15) having a channel region (C); a gate electrode (13a) disposed so as to be superimposed on the channel region (C) and provided such that a gate insulating film (14) intervenes between the gate electrode (13a) and the semiconductor layer (15); and a source electrode (18a) and a drain electrode (18b) each provided discretely from the other and each connected to a respective outside side of the channel region (C) of the semiconductor layer (15). At least one of the gate electrode (13a), source electrode (18a), or drain electrode (18b) has a first conductor layer (11a) and a copper second conductor layer (12a) provided on the first conductor layer (11a). The film thickness of the first conductor layer (11a) is provided such that the surface of the second conductor layer (12a) is flat.
(FR)L'invention concerne un substrat de TFT (30a) qui porte une pluralité de TFT (5a) qui comprennent : une couche semi-conductrice (15) comportant une région de canal (C) ; une électrode de grille (13a) disposée de manière à se superposer à la région de canal (C) et implantée de sorte que le film d'isolation de grille (14) soit placé entre l'électrode de grille (13a) et la couche semi-conductrice (15) ; une électrode de source (18a) et une électrode de drain (18b), chacune étant formée discrètement et chacune étant connectée à un côté extérieur respectif de la région de canal (C) de la couche semi-conductrice (15). Au moins une électrode parmi l'électrode de grille (13a), l'électrode de source (18a) et l'électrode de drain (18b) possède une première couche semi-conductrice (11a) et une seconde couche conductrice de cuivre (12a) placée sur la première couche conductrice (11a). L'épaisseur de la première couche conductrice (11a) est telle que la surface de la seconde couche conductrice (12a) est plane.
(JA) チャネル領域(C)を有する半導体層(15)と、半導体層(15)にゲート絶縁膜(14)を介して設けられ、チャネル領域(C)に重なるように配置されたゲート電極(13a)と、互いに離間するように設けられ、半導体層(15)のチャネル領域(C)の両外側にそれぞれ接続されたソース電極(18a)及びドレイン電極(18b)とを備えたTFT(5a)が複数設けられたTFT基板(30a)であって、ゲート電極(13a)、ソース電極(18a)及びドレイン電極(18b)の少なくとも1つは、第1導電層(11a)と、第1導電層(11a)上に設けられた銅製の第2導電層(12a)とを有し、第1導電層(11a)の膜厚は、第2導電層(12a)の表面が平坦になるように設定されている。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)