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1. (WO2012095972) BIT GENERATION DEVICE AND BIT GENERATION METHOD
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2012/095972    International Application No.:    PCT/JP2011/050385
Publication Date: 19.07.2012 International Filing Date: 13.01.2011
IPC:
H04L 9/10 (2006.01)
Applicants: Mitsubishi Electric Corporation [JP/JP]; 7-3, Marunouchi 2-chome,Chiyoda-ku, Tokyo 1008310 (JP) (For All Designated States Except US).
SHIMIZU, Koichi [--/JP]; (JP) (For US Only).
SUZUKI, Daisuke [--/JP]; (JP) (For US Only).
KASUYA, Tomomi [--/JP]; (JP) (For US Only)
Inventors: SHIMIZU, Koichi; (JP).
SUZUKI, Daisuke; (JP).
KASUYA, Tomomi; (JP)
Agent: MIZOI, Shoji; MIZOI INTERNATIONAL PATENT FIRM, NTA Ofuna Building 3rd floor, 17-10, Ofuna 2-chome, Kamakura-shi, Kanagawa 2470056 (JP)
Priority Data:
Title (EN) BIT GENERATION DEVICE AND BIT GENERATION METHOD
(FR) DISPOSITIF DE GÉNÉRATION DE BITS ET PROCÉDÉ DE GÉNÉRATION DE BITS
(JA) ビット生成装置及びビット生成方法
Abstract: front page image
(EN)A bit generation circuit (100) is provided with: a glitch generating circuit (120) for generating glitch signals (y1 to yM) which include a plurality of pulses; and T-FF bit generation circuits (131(1) to 131(M)) which input the glitch signals (y1 to yM), and on the basis of either rising edges or falling edges of the plurality of pulses included in the glitch signals, generate bit values of either 0 or 1. Each of the T-FF bit generation circuits (131(1) to 131(M)) generates a respective bit value (b1 to bM) on the basis of either the parity of the number of rising edges or the parity of the number of falling edges of the plurality of pulses. As a result of adoption of the T-FF bit generation circuits (131(1) to 131(M)), circuits that had been conventionally required that had not been inherently required for the glitch PUF become unnecessary, and therefore, it is possible to suppress expansion in circuit scale and increase in processing time of bit generation for the bit generation circuit (100).
(FR)La présente invention porte sur un circuit de génération de bits (100) équipé de : un circuit de génération de signaux transitoires (120) destiné à générer des signaux transitoires (y1 à yM) qui comprennent une pluralité d'impulsions, et des circuits de génération de bits T-FF (131(1) à 131 (M)) qui entrent les signaux transitoires (y1 à yM), et, en fonction de soit des fronts montants ou descendants de la pluralité d'impulsions incluses dans les signaux transitoires, génèrent des valeurs de bit de 0 ou 1. Chacun des circuits de génération de bits T-FF (131(1) à 131 (M)) génère une valeur de bit respective (b1 à bM) en fonction de soit la parité du nombre de fronts montants ou la parité du nombre de fronts descendants de la pluralité d'impulsions. En conséquence de l'adoption de circuits de génération de bits T-FF (131(1) à 131 (M)), des circuits qui étaient traditionnellement nécessaires et qui n'étaient pas été intrinsèquement requis pour le PUF de signaux transitoires sont devenus inutiles, et, en conséquence, il est possible de supprimer l'expansion de la taille de circuits et d'augmenter le temps de traitement de la génération de bits pour le circuit de génération de bits (100).
(JA) ビット生成装置100は、複数のパルスを含むグリッチ信号y1~yMを発生するグリッチ発生回路120と、グリッチ信号y1~yMを入力し、グリッチ信号に含まれる複数のパルスの立ち上がりエッジと、立ち下がりエッジとのいずれかに基づいて、0と1とのいずれかのビット値を生成するT-FFビット生成回路131(1)~131(M)とを備える。T-FFビット生成回路131(1)~131(M)のそれぞれは、複数のパルスの立ち上がりエッジの個数の偶奇と、立ち下がりエッジの個数の偶奇とのいずれかに基づいて、ビット値b1~bMを生成する。T-FFビット生成回路131(1)~131(M)の採用によって、従来では必要とされた、グリッチPUFに本質的には必要の無い回路が不要となり、ビット生成装置100の回路規模の拡大やビット生成の処理時間の増大を抑制できる。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)