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1. (WO2012089315) A METHOD FOR FABRICATING A SEMICONDUCTOR DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2012/089315    International Application No.:    PCT/EP2011/006350
Publication Date: 05.07.2012 International Filing Date: 15.12.2011
IPC:
H01L 21/329 (2006.01), H01L 29/872 (2006.01), H01L 21/762 (2006.01)
Applicants: SOITEC [FR/FR]; Chemin des Franques Parc Technologique des Fontaines F-38190 Bernin (FR) (For All Designated States Except US).
KONONCHUK, Oleg [US/FR]; (FR) (For US Only)
Inventors: KONONCHUK, Oleg; (FR)
Agent: NEUBECK, Wolfgang; Grünecker, Kinkeldey, Stockmair & Schwanhäusser Leopoldstrasse 4 80802 München (DE)
Priority Data:
10/05133 27.12.2010 FR (Priority Withdrawn 26.06.2013)
Title (EN) A METHOD FOR FABRICATING A SEMICONDUCTOR DEVICE
(FR) PROCÉDÉ DE FABRICATION D'UN DISPOSITIF À SEMI-CONDUCTEUR
Abstract: front page image
(EN)The present invention relates to a method for fabricating a semiconductor structure comprising a semiconductor layer (5) and a metallic layer (7), to improve the breakdown voltage properties of the device and reduce leakage currents, the method comprises the steps of: a) providing a semiconductor layer comprising defects and/or dislocations; b) removing material at one or more locations of the defects and/or dislocations thereby forming pits (13a-13d) in the semiconductor layer, c) passivating the pits (13a-13d), and c) providing the metallic layer (7) over the semiconductor layer (5). The invention also relates to a corresponding semiconductor structure.
(FR)Cette invention concerne un procédé de fabrication d'une structure à semi-conducteur comprenant une couche de semi-conducteur (5) et une couche métallique (7), pour améliorer les propriétés de tension de claquage du dispositif et réduire les courants de fuite. Ledit procédé comprend les étapes consistant à : a) utiliser une couche de semi-conducteur comprenant des défauts et/ou des dislocations; b) éliminer du matériau dans un ou plusieurs emplacements des défauts et/ou dislocations pour former des puits (13a-13d) dans la couche de semi-conducteur, c) procéder à la passivation des puits (13a-13d), et c) disposer la couche métallique (7) sur la couche de semi-conducteur (5). L'invention concerne en outre une structure à semi-conducteur correspondante.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)