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1. (WO2012088730) TRANSISTOR AND MANUFACTURING METHOD THEREOF
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2012/088730    International Application No.:    PCT/CN2011/000307
Publication Date: 05.07.2012 International Filing Date: 25.02.2011
IPC:
H01L 29/78 (2006.01), H01L 21/336 (2006.01)
Applicants: INSTITUTE OF MICROELECTRONICS, CHINESE ACADEMY OF SCIENCES [CN/CN]; No.3 Beitucheng West Road Chaoyang District Beijing 100029 (CN) (For All Designated States Except US).
LIANG, Qingqing [CN/CN]; (CN) (For US Only).
ZHONG, Huicai [CN/CN]; (CN) (For US Only).
ZHU, Huilong [US/US]; (US) (For US Only)
Inventors: LIANG, Qingqing; (CN).
ZHONG, Huicai; (CN).
ZHU, Huilong; (US)
Agent: CHINA PATENT AGENT (H.K.) LTD.; 22/F, Great Eagle Centre 23 Harbour Road Wanchai Hong Kong (CN)
Priority Data:
201010622874.2 29.12.2010 CN
Title (EN) TRANSISTOR AND MANUFACTURING METHOD THEREOF
(FR) TRANSISTOR ET SON PROCÉDÉ DE FABRICATION
(ZH) 晶体管及其制造方法
Abstract: front page image
(EN)A transistor and a manufacturing method thereof are provided. The transistor includes: a substrate (100) at least including a back gate (103) of the transistor, an insulation layer (104) and a semiconductor layer (105) which are stacked in order, wherein the back gate of the transistor is used for adjusting the threshold voltage of the transistor; a gate stack layer formed on the semiconductor, the gate stack layer including a gate dielectric (111) and a gate electrode (112) formed thereon; sidewall isolating layers (114) formed on the sidewalls of the gate stack; and a source region (115) and a drain region (116) located at both sides of the gate stack layer, wherein the height of the gate stack layer is less than the height of the sidewall isolating layers. The transistor decreases the height of the gate stack layer, and improves the performance of the transistor.
(FR)L'invention concerne un transistor et son procédé de fabrication. Le transistor comprend : un substrat (100) comprenant au moins une grille postérieure (103) du transistor, une couche d'isolation (104) et une couche semi-conductrice (105) qui sont empilées dans cet ordre, la grille postérieure du transistor étant utilisée pour ajuster la tension de seuil du transistor ; une couche d'empilement de grille formée sur le semi-conducteur, la couche d'empilement de grille comprenant un diélectrique de grille (111) et une électrode de grille (112) qui sont formés l'un sur l'autre ; des couches d'isolation de parois latérales (114) formées sur les parois latérales de l'empilement de grille ; et une région de source (115) et une région de drain (116) situées sur les deux côtés de la couche d'empilement de grille, la hauteur de la couche d'empilement de grille étant inférieure à celle des couches d'isolation de parois latérales. L'invention réduit la hauteur de la couche d'empilement de grille et améliore les performances du transistor.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)