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1. WO2012068797 - SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF

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[ ZH ]
一种半导体器件及其形成方法

技术领域

本发明通常涉及半导体制造技术领域,具体来说,涉及一种半导体器件及其 形成方法。

背景技术

随着半导体技术的发展, CMOS (互补金属氧化物半导体)器件的尺寸越来 越小,在跨入纳米时代以后,临近半导体器件极限的问题接踵而来,尤其是源漏 区的掺杂离子向衬底的扩散而导致的电容损耗、短沟道效应、漏电流增大以及元 件间隔离性降低等问题,目前通过 SOI ( Semiconductor On Insulator, 绝缘体上半 导体)技术来解决掺杂离子向衬底中扩散的问题, SOI 技术通过在两层半导体基 板 (如硅片)之间埋入绝缘层(如 Si02 Buried Oxide, Si02埋氧层),从而使晶 体管元件相互隔离, Si02埋氧层能有效阻挡掺杂离子向衬底的扩散,从而减小器 件的寄生电容、降低短沟道效应。

但是, SOI技术是以通过复杂工艺形成的 SOI为衬底而制造 CMOS器件的, 因此,仍然有必要从改进 CMOS器件自身结构及其制造工艺的角度,进一步提出 一种更为简便的方式形成阻止源漏区掺杂离子向衬底中扩散的结构及方法。

发明内容

本发明的目的旨在提供一种半导体器件及其形成方法,以减少源漏区掺杂离 子向半导体衬底中扩散。

本发明提供了一种半导体器件,所述半导体器件形成于半导体衬底上,所述 半导体器件包括栅极堆叠、沟道区和源漏区,所述栅极堆叠形成于所述沟道区上, 所述沟道区位于所述半导体衬底中,所述源漏区嵌于所述半导体衬底中,所述源 漏区包括侧壁和底壁,远离所述底壁的部分所述侧壁与所述沟道区之间夹有第二 半导体层,所述底壁中至少远离所述侧壁的部分经第一半导体层接于所述半导体 衬底,所述底壁和 /或所述侧壁的剩余部分经绝缘层接于所述半导体衬底。

本发明还提供了形成上述半导体器件的形成方法,所述方法包括:

在半导体衬底上形成栅极堆叠,并以所述栅极堆叠为掩膜在所述半导体衬底

中形成凹槽,所述凹槽具有侧壁和底壁;

顺序形成第一半导体层和源漏材料层,所述第一半导体层覆盖所述侧壁和所 述底壁,所述第一半导体层材料与所述半导体衬底材料和所述源漏材料层材料不 同;

去除部分所述第一半导体层,以形成第一缝隙,所述第一缝隙至少暴露所述 侧壁;

以绝缘材料填充所述第一缝隙中部分区域,以形成第二缝隙,所述第二缝隙 暴露靠近所述栅极堆叠的所述侧壁;

以第二半导体层填充所述第二缝隙。

使远离所述底壁的部分所述侧壁与所述沟道区之间夹有第二半导体层,所述 底壁中至少远离所述侧壁的部分经第一半导体层接于所述半导体衬底,所述底壁 和 /或所述侧壁的剩余部分经绝缘层接于所述半导体衬底,通过在源漏区和靠近栅 极堆叠的沟道区之间形成第二半导体层,利于保持源漏区和靠近栅极堆叠的沟道 区之间的载流子迁移通道;通过在源漏区和远离栅极堆叠的沟道区之间形成绝缘 层,以在源漏区和远离栅极堆叠的沟道区之间形成隔离区,利于阻挡源漏区内的 掺杂离子向衬底扩散。

附图说明

图 1-图 5为本发明半导体器件的形成方法实施例中各个制造阶段的结构示意 图。

具体实施方式

下文的公开提供了许多不同的实施例或例子。为了简化本发明的公开,下文 中对特定例子的部件和设置进行描述。当然,它们仅仅为示例,并且目的不在于 限制本发明。此外,本发明可以在不同例子中重复参考数字和 /或字母。这种重复 是为了简化和清楚的目的,其本身不指示所讨论各种实施例和 /或设置之间的关 系。此外,本发明提供了的各种特定的工艺和材料的例子,但是本领域普通技术 人员可以意识到其他工艺的可应用性和 /或其他材料的使用。

如图 5所示,本发明提供了一种半导体器件,所述半导体器件形成于半导体 衬底 200上,所述半导体器件包括栅极堆叠、沟道区 201 和源漏区 218,所述栅 极堆叠形成于所述沟道区 201上,所述沟道区 201位于所述半导体衬底 200中, 所述源漏区 218嵌于所述半导体衬底 200中,所述源漏区 218包括侧壁 218-1 和 底壁 218-2,远离所述底壁 218-2的部分所述侧壁 218-1与所述沟道区 201之间夹 有第二半导体层 224,所述底壁 218-2中至少远离所述侧壁 218-1的部分经第一半 导体层 214接于所述半导体衬底 200,所述底壁 218-2和 /或所述侧壁 218-1 的剩 余部分经绝缘层 220接于所述半导体衬底 200。

其中,半导体衬底 200可以为任何基本半导体衬底,例如 Si、 Ge、 SiGe、 GaAs、 InP或 Si:C等,可以包括各种掺杂配置,还可以包括外延层;第一半导体层 214 和所述源漏区 218可釆用与半导体衬底 200不同的材料,所述半导体衬底 200材 料为 Si时,所述第一半导体层材料可为 Si1 Gex、 Ge或 Si:C中的一种或其组合; 所述半导体衬底 200材料为 Si时,所述绝缘层 220的材料可为半导体氧化物、半 导体氮化物或高介电常数介质材料中的一种或其组合(本文件中,术语"组合"可 为叠层结构,相邻的两层之间材料不同)。所述半导体衬底 200材料为 Si时,所 述第二半导体层 224材料为 Si、 Si1-xGex, Ge或 Si:C中的一种或其组合。特别地, 所述第一半导体层 214、所述绝缘层 220和 /或所述第二半导体层 224的厚度可为 5nm-20nm, 如 10nm或 15nm。

可选地,栅极堆叠可以包括栅介质层 204和栅电极 206,栅介质层 204可以 为普通栅介质材料,例如氧化硅和氮氧化硅等,还可以是高 k栅介质层,例如, Hf02、 HfSiO、 HfSiON、 HfTaO、 HfTiO、 HfZrO、 A1203、 La203、 Zr02、 LaAlO 中的任一种或多种的组合。栅电极 206可以是一层或多层结构,可以为金属、金 属化合物、多晶硅和金属硅化物,及其它们的组合,栅极堆叠还可以包括其他结 构,例如侧墙,本发明实施例以两层侧墙 210-1和 210-2为例,在其他实施例中, 所述栅极堆叠可不包括侧墙,本发明对此并不局限。

该半导体器件形成于有源区上,各有源区被隔离结构 202隔离。其中,第一 半导体层 214与隔离结构 202相接,隔离结构 202可以是本领域常规结构如 STI (浅沟槽隔离),也可以是能够对有源区进行隔离的任何合适的结构,本发明对 此不作限定。

以下将结合附图 1 -图 5详细描述半导体器件的形成方法。

首先,参考图 1,在半导体衬底 200上形成栅极堆叠,并以所述栅极堆叠为掩膜 在所述半导体衬底 200中形成凹槽 212, 所述凹槽 212具有侧壁 212-1和底壁 212-2。 半导体衬底 200优选地包括隔离结构 202。在本实施例中,半导体衬底 200以硅 衬底(例如硅片)为例,在实际运用中,还可以包括其他基本半导体或化合物半 导体,例如 Ge、 SiGe、 GaAs、 InP或 SiC等。根据现有技术公知的设计要求(例 如 p型衬底或者 n型衬底),半导体衬底 200可以包括各种惨杂配置。此外,可 选地半导体衬底 200可以包括外延层。隔离结构 202用于隔离有源区,可选地包 括氧化物,如氧化硅或者其他绝缘材料;隔离结构 202可以通过本领域公知的 STI 技术形成,也可以通过其他合适的方法形成,本发明对此不作限定。

栅极堆叠可以包括栅介质层 204和栅电极 206, 优选地,还可以在栅电极 206 上形成氮化物帽层 208,以起到保护栅电极 206的作用。其中,栅介质层 204可 以为氧化硅和氮氧化硅等,还可以是高 k介质材料,例如, Hf02、 HfSiO、 HfSiON、 HfTaO、 HfTiO, HfZrO、 A1203、 La203、 Zr02、 LaAlO中的任一种或多种的组合; 栅介质层的淀积可以采用常规淀积工艺形成,例如化学气相淀积(CVD ) 、脉冲激 光淀积(PLD ) 、原子层淀积(ALD ) 、等离子体增强原子层淀积(PEALD ) 或其 他方法。栅电极 206可以是一层或多层结构,可以为金属、金属化合物、多晶硅 和金属硅化物,及其它们的组合;栅电极可以采用常规的导电材料沉积方法,例 如 PVD (包括蒸发、溅射、电子束等)、 CVD、 PLD、 PEALD、电鍍或其他合适的方 法。

通常地,栅极堆叠还可以包括侧墙 210,所述侧墙 210可以为一层或多层结 构,可以由氮化硅、氧化硅、氮氧化硅、碳化硅、低 k电介质材料及其组合,和 / 或其他合适的材料形成,在本发明实施例中,所述侧墙为两层结构,包括第一侧 墙 210-1和第二侧墙 210-2。

可选地,在形成侧墙 210之前,可以根据需要,在半导体衬底 200的有源区进 行倾角离子注入以形成晕圈(halo ) 注入区(图中未示出),和 /或进行倾角离子 注入以形成源 /漏延伸区(图中未示出)。

随后,刻蚀栅极堆叠两侧的半导体衬底 200,以在半导体衬底 200 中形成凹 槽 212可以利用反应离子蚀刻法(RIE, Reactive Ion Etching) 或其他刻蚀方法刻 蚀所述半导体衬底 200。本发明实施例中,凹槽 212暴露隔离结构 202的侧壁。

再后,如图 2所示,顺序形成第一半导体层 214和源漏材料层 218,所述第一半 导体层 214覆盖所述侧壁 212-1和所述底壁 212-2 (说明,由于形成第一半导体层 214 和源漏材料层 218后,凹槽 212消失,由此,图 2及后续附图中不再标示涉及凹槽 212 的相关标号),所述第一半导体层 214材料与所述半导体衬底 200材料和所述源漏材 料层 218材料不同。

具体地,首先,可以通过外延生长(Epi )的方法在所述凹槽 212的侧壁 212-1 及底壁 212-2上形成第一半导体层 214,所述半导体衬底 200材料为 Si时,所述第 一半导体层 214材料为 Si1 -xGex C 0<X< 1 ) 、 Ge或 Si:C中的一种或其组合。需注 意地是,由于凹槽 212靠近隔离结构 202的一侧即直接以隔离结构 202为侧壁, 而隔离结构 202与半导体衬底 200的材料明显不同,因此通过外延生长生成的第 一半导体层 214仅形成于凹槽 212的底壁 212-2和靠近栅极堆叠的侧壁 212-1。所 述第一半导体层 214的厚度为 5nm-20nm,如 10nm或 15nm。

而后,可以通过外延生长的方法在所述第一半导体层 214 上形成源漏材料层

218, 所述源漏材料层 218材料与半导体衬底 200材料的选取范围相同,所述源漏 材料层 218材料可与半导体衬底 200材料相同或不同。在本发明实施例中,源漏材 料层 218可为硅。

然后,如图 3所示,去除部分所述第一半导体层 214,以形成第一缝隙 216,所 述第一缝隙 216至少暴露所述侧壁 212-1。

具体地,可以利用湿法刻蚀或干法刻蚀,选择性刻蚀第一半导体层 214,例 如可以通过调节刻蚀剂的浓度和刻蚀时间以精确控制刻蚀进度,从而在源漏材料 层 218与凹槽的侧壁 212-1及部分底壁 212-2之间形成第一缝隙 216。

再后,如图 4所示,以绝缘材料 220填充所述第一缝隙 216中部分区域,以形 成第二缝隙 222,所述第二缝隙 222暴露靠近所述栅极堆叠的所述侧壁 212-1。

具体地,以绝缘材料 220填充所述第一缝隙 216中部分区域的步骤可以包括:首 先,对所述半导体衬底 200执行钝化操作,以在所述第一缝隙 216中形成钝化层;随 后,去除靠近所述栅极堆叠的所述钝化层。可采用热氧化工艺执行所述钝化操作,在 所述半导体衬底 200材料为 Si时,所述钝化层为氧化硅。

此外,以绝缘材料 220填充所述第一缝隙 216中部分区域的步骤还可以包括:首 先,以绝缘材料 220填充所述第一缝隙 216; 随后,去除靠近所述栅极堆叠的所述绝 缘材料 220。可采用 HARP (High Aspect Ratio Process, 高纵横比工艺)填充所述第 一缝隙 216。在所述半导体衬底 200材料为 Si时,所述绝缘材料可为半导体氧化物 (如氧化硅)、半导体氮化物(如氮化硅或氮氧化硅)或高介电常数介质材料(如 前述实施例中所述的)中的一种或其组合。

然后,可以利用湿法刻蚀或千法刻蚀,选择性刻蚀靠近栅极堆叠的部分绝缘 材料 220,以形成第二缝隙 222。

最后,如图 5所示,以第二半导体层 224填充所述第二缝隙 222。

可以通过外延生长的方法,在第二缝隙 2.22 内形成第二半导体层 224,从而 预留出源漏区之间载流子迁移的通道。

在本发明的优选实施例中,第二半导体层 224具有与源漏材料层 218以及半 导体衬底 200相同的材料,在本发明其他实施例中,第二半导体层 224可为硅。 至此,就形成了既可以将源漏区(由所述源漏材料层 218提供,或者,在对所述 源漏材料层 218进行掺杂后提供)中远离栅极堆叠的部分和半导体衬底 200进行 隔离,以阻挡源漏区内的载流子向半导体衬底 200扩散,又能提供源漏区和沟道 区之间的载流子迁移通道。

本发明提供的半导体器件及其形成方法,通过在源漏区和靠近栅极堆叠的沟 道区之间形成第二半导体层,利于保持源漏区和靠近栅极堆叠的沟道区之间的载 流子迁移通道;通过在源漏区和远离栅极堆叠的沟道区之间形成绝缘层,以在源 漏区和远离栅极堆叠的沟道区之间形成隔离区,利于阻挡源漏区内的掺杂离子向 衬底扩散。

虽然关于示例实施例及其优点己经详细说明,应当理解在不脱离本发明的精 神和所附权利要求限定的保护范围的情况下,可以对这些实施例进行各种变化、 替换和修改。对于其他例子,本领域的普通技术人员应当容易理解在保持本发明 保护范围内的同时,工艺步骤的次序可以变化。

此外,本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、 制造、物质组成、手段、方法及步骤。从本发明的公开内容,作为本领域的普通 技术人员将容易地理解,对于目前已存在或者以后即将开发出的工艺、机构、制 造、物质组成、手段、方法或步骤,其中它们执行与本发明描述的对应实施例大 体相同的功能或者获得大体相同的结果,依照本发明可以对它们进行应用。因此, 本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步 骤包含在其保护范围内。