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1. WO2012063386 - PRODUCTION METHOD FOR SOLDER TRANSFER BASE MATERIAL, SOLDER PRECOATING METHOD, AND SOLDER TRANSFER BASE MATERIAL

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明 細 書

発明の名称 はんだ転写基材の製造方法、はんだプリコート方法、及びはんだ転写基材

技術分野

0001  

背景技術

0002   0003   0004   0005   0006   0007   0008   0009   0010   0011   0012   0013   0014   0015   0016   0017   0018   0019  

先行技術文献

特許文献

0020  

発明の概要

発明が解決しようとする課題

0021   0022   0023   0024   0025   0026   0027   0028   0029  

課題を解決するための手段

0030   0031   0032   0033   0034   0035   0036   0037   0038  

発明の効果

0039  

図面の簡単な説明

0040  

発明を実施するための形態

0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104  

産業上の利用可能性

0105  

符号の説明

0106  

請求の範囲

1   2   3   4   5   6   7   8   9  

図面

1   2   3   4   5   6   7   8   9  

明 細 書

発明の名称 : はんだ転写基材の製造方法、はんだプリコート方法、及びはんだ転写基材

技術分野

[0001]
 本発明は、はんだ転写基材の製造方法、はんだプリコート方法及びはんだ転写基材に関する。

背景技術

[0002]
 近年、半導体素子の高密度化と電極端子の多ピン化の両立を進めるべく、半導体素子の電極端子の狭ピッチ化、面積縮小化が図られている。
[0003]
 通常、フリップチップ実装においては、LSIなどの半導体素子の電極端子上にはんだバンプなどの突起電極を形成し、その半導体素子をフェイスダウンで実装基板の接続端子に対して圧接・加熱して端子上に予め形成されたはんだ層を溶融し、接続させることで実装している。
[0004]
 しかし、狭ピッチ化の進展は著しいため、従来のように電極端子を外周部に1列または2列で千鳥状に配置する手段では、電極端子間で短絡が発生したり、半導体素子と実装基板との熱膨張係数の差により接続不良などが発生したりすることがある。そこで、電極端子をエリア状に配置することで、電極端子間ピッチを広げる方法がとられてきたが、近年ではエリア配置でも狭ピッチ化の進展が著しくなり、半導体素子や実装基板の電極端子へのはんだ形成技術に関しても厳しい要求が求められている。
[0005]
 従来、電極端子上へのはんだ形成技術としては、めっき法やスクリーン印刷法、ボール搭載法などが用いられているが、めっき法は狭ピッチには適するものの、工程が複雑になる点、及び設備ラインが大型化する点で生産性に問題がある。
[0006]
 また、スクリーン印刷法やボール搭載法は、生産性には優れているが、マスクを用いているため狭ピッチ化に対応することが困難である。
[0007]
 このような状況において、近年LSI素子の電極端子や回路基板の接続端子上に、はんだを選択的に形成する技術がいくつか提案されている(例えば、特許文献1参照)。これらの技術は、微細バンプの形成に適しているだけでなく、はんだ層の一括形成ができるため、生産性にも優れており、注目されつつある。
[0008]
 上記の技術として、特許文献1で提案されている技術では、まず、表面に酸化皮膜が形成されたはんだ粉末とフラックスの混合物によるはんだペーストを、接続端子が形成されている回路基板上の全面に塗布する。そして、その状態で回路基板を加熱することにより、はんだ粉を溶融させ、隣接する接続端子間で短絡を起こさずに、接続端子上に選択的にはんだ層を形成させるものである。
[0009]
 しかしながら、このはんだ層形成方法では、電極端子間が狭いために、はんだペースト溶融後の洗浄を行っても、電極端子間に未溶融のはんだ粉やフラックス成分が残存し、フリップチップ実装後の使用環境下において、ブリッジ不良やマイグレーション不良が発生するといった問題があった。
[0010]
 これらの問題を解決する方法として、はんだ粉を付着した支持体を、半導体素子や回路基板に重ね合わせて加熱・加圧することで、はんだ粉を選択的に電極端子上に付着させるはんだ形成技術が提案されている(例えば、特許文献2参照)。
[0011]
 図8(a)~(e)は、特許文献2で提案されている実施形態におけるはんだ層形成(プリコート)を行う工程の説明図である。以下に、その工程を説明する。
[0012]
 まず、支持体51の片面に粘着剤52を塗布する(図8(a))。
[0013]
 次に、支持体51に塗布した粘着剤52の上に、粘着剤52が隠れる程度に粉末はんだ53を散布する(図8(b))。
[0014]
 その後、支持体51上の粉末はんだ53をブラシ54で掻き均して、粘着剤52に粘着されていない余剰の粉末はんだ53を除去する(図8(c))。
[0015]
 一方、ワーク55のはんだ付け部56が形成された面には、スプレーフラクサー57で液状フラックス58を塗布する(図8(d))。
[0016]
 次に、ワーク55のフラックス塗布面と支持体51の粉末はんだ粘着面を重ね合わせる。このとき支持体51の上から図示しないプレス機でワーク55と支持体51間に圧力をかけておく。すると粘着剤52は追従性があるため、支持体51に圧力をかけると、粘着剤52に粘着された粉末はんだ53は、はんだ付け部56に接するようになる(図8(e))。
[0017]
 そして、ワーク55と支持体51が重ね合わせられたものを図示しない加熱装置で加熱加圧すると、粉末はんだ53ははんだ付け部56の界面で拡散接合される。そして、冷却した後、ワーク55から支持体51を除去すると、はんだ付け部56の界面で拡散接合された粉末はんだ53ははんだ付け部56上に残り、レジスト59上の粉末はんだ53は支持体51とともに取り除かれる。
[0018]
 その後、リフロー炉ではんだ付け部56上の粉末はんだ53を溶融することで電極端子上にはんだ層が形成される。
[0019]
 このはんだ層形成方法によれば、狭ピッチ電極端子にもはんだ形成でき、電解めっきのように大型設備ラインで複雑な工程といったことなく、高い生産性で簡易に生産できる。

先行技術文献

特許文献

[0020]
特許文献1 : 特開2000-094179号公報
特許文献2 : WO2006/067827

発明の概要

発明が解決しようとする課題

[0021]
 しかしながら、層間絶縁膜に低誘電率膜を用いる半導体素子や脆弱な電極端子が形成された回路基板に対して、上記のような特許文献2のはんだ形成技術を用いると、はんだ転写基材(はんだ付着支持体)を剥離する際に、低誘電率膜や電極パッドが剥離してしまうという問題があった。
[0022]
 近年要求される配線ルールの微細化や高速信号処理に対応する目的で、半導体素子の層間絶縁膜に低誘電率膜(いわゆるlow-k膜やULK(Ultra Low-k)膜など)が用いられるようになってきた。低誘電率膜自体は、誘電率を下げるために多数の数nmの空孔を有するポーラス状(低誘電率の密度は、例えば1.0~1.4g/cm )とされている。
[0023]
 図9(a)及び(b)に、この脆弱な低誘電率膜を有する半導体素子上の電極端子に、上記した特許文献2のはんだ形成技術を用いてはんだ層を形成する工程を概念的に示す拡大断面図を示す。
[0024]
 図9(a)に示す通り、突起電極68を有する半導体素子66にはんだ粉付着支持体(はんだ転写基材65)を押し当て加熱する工程において、粘着剤62と突起電極68同士が接着する。
[0025]
 粘着剤62と突起電極68間の接着強度が、パッド下の界面強度を上回るため、図9(b)に示すように、はんだ転写基材65を剥離する工程において、パッド下の脆弱な低誘電率膜から剥離してしまうといった問題があった。
[0026]
 また、実装時の基板の反りが大きい場合、反りを吸収するようにはんだ層を厚く形成し、隣接するはんだ粉同士が接触するように隙間なく敷き詰めてはんだ転写基材を形成する必要がある。
[0027]
 しかし、この場合、はんだ転写基材を半導体素子に押し当て加熱する工程にて、はんだが溶融しはんだと突起電極が拡散するだけでなく、隣接するはんだ全体が溶融拡散し、突起電極上のはんだとレジスト上のはんだとがつながった状態で凝固する。そのために、はんだ転写基材を剥離する工程で、はんだ・粘着層界面で剥離され、はんだ層は突起電極上だけでなくレジスト上にも残存し、ショート不良が発生する問題があった。
[0028]
 また、シリコンから成る回路基板上に、Siとの密着力が弱いCuから成る電極パッドが形成されている回路基板などにおいても、上記した特許文献2のはんだ形成技術を用いてはんだ層を形成させる場合、上記と同様に、はんだ転写基材を剥離する際に、脆弱な金属パッドが回路基板から剥離してしまう。
[0029]
 本発明は、上記問題に鑑み、脆弱な部分を有する半導体素子等の電子部品や回路基板に対して、適切な厚さのはんだ層を確実に形成できるはんだ転写基材の製造方法、はんだプリコート方法、及びはんだ転写基材を提供することを目的とする。

課題を解決するための手段

[0030]
 上述した課題を解決するために、第1の本発明は、
 基材表面に粘着層を形成する粘着層形成工程と、
 前記粘着層上に、隙間を有するように複数のはんだ粉を搭載してはんだ層を形成するはんだ層形成工程と、
 前記はんだ粉の前記隙間にフィラーを供給するフィラー供給工程とを備えた、はんだ転写基材の製造方法である。
[0031]
 また、第2の本発明は、
 基材表面に粘着層を形成する粘着層形成工程と、
 前記粘着層上に、隙間を有するように複数のはんだ粉を搭載してはんだ層を形成するはんだ層形成工程と、
 前記はんだ粉を覆うようにフラックスを供給するフラックス供給工程と、
 前記はんだ粉の前記隙間にフィラーを供給するフィラー供給工程とを備えた、はんだ転写基材の製造方法である。
[0032]
 また、第3の本発明は、
 第1または第2の本発明の製造方法によって製造されたはんだ転写基材と、電極が上に形成された低誘電率層を有するワークとを、前記はんだ層の形成された面が前記電極の形成された面に対向するように重ね合わせて加熱加圧し、前記はんだ粉を前記電極に拡散接合させるはんだ接合工程と、
 冷却した後、前記はんだ転写基材を前記ワークから剥離する転写基材剥離工程とを備えた、はんだプリコート方法である。
[0033]
 また、第4の本発明は、
 ベース層と、
 前記ベース層上に配置された粘着層と、
 前記粘着層上に、複数のはんだ粉が隙間を有するように配置されたはんだ層と、
 前記はんだ粉の前記隙間に配置されたフィラーとを備えた、はんだ転写基材である。
[0034]
 また、第5の本発明は、
 前記フィラーの粒径は、前記はんだ粉の粒径よりも小さい、第4の本発明のはんだ転写基材である。
[0035]
 また、第6の本発明は、
 前記フィラーは、前記はんだ粉に対して濡れない材料から成る、第4または第5の本発明のはんだ転写基材である。
[0036]
 また、第7の本発明は、
 前記はんだ粉の上にフラックスの層が形成されている、第4~第6のいずれかの本発明のはんだ転写基材である。
[0037]
 また、第8の本発明は、
 前記はんだ層は、第1領域及び第2領域を有し、
 前記第1領域及び前記第2領域における前記はんだ粉の密度は異なっている、第4~第7のいずれかの本発明のはんだ転写基材である。
[0038]
 また、第9の本発明は、
 前記フィラーの融点は前記はんだ粉の融点よりも高い、第4~第8のいずれかの本発明のはんだ転写基材である。

発明の効果

[0039]
 本発明により、脆弱な部分を有する半導体素子等の電子部品や回路基板に対して、適切な厚さのはんだ層を確実に形成できるはんだ転写基材の製造方法、はんだプリコート方法、及びはんだ転写基材を提供できる。

図面の簡単な説明

[0040]
[図1] (a)本発明の実施の形態1におけるはんだ転写基材を概念的に示す断面図、(b)本発明の実施の形態1におけるはんだ転写基材を概念的に示す平面図
[図2] (a)~(d)本発明の実施の形態1における、はんだ転写基材の製造方法を概念的に示す断面図
[図3] (a)~(e)本発明の実施の形態1における、はんだ転写基材を用いた半導体装置の製造方法を概念的に示す断面図及び斜視図
[図4] (a)、(b)本発明の実施の形態1における、はんだ転写基材の剥離工程を概念的に説明する拡大断面図
[図5] (a)~(e)本発明の実施の形態2における、はんだ転写基材の製造方法及びそのはんだ転写基材を用いたはんだ転写方法を概念的に説明する断面図
[図6] (a)~(c)本発明の実施の形態2のはんだ転写基材を用いた、回路基板電極へのはんだコート層の製造方法を概念的に示す断面図
[図7] (a)本発明の実施の形態3におけるはんだ転写基材を概念的に示す断面図、(b)本発明の実施の形態3におけるはんだ転写基材を概念的に示す平面図
[図8] (a)~(e)従来の実施形態におけるはんだ層形成(プリコート)を行う工程の説明図
[図9] (a)、(b)従来のはんだ形成技術による、脆弱な低誘電率膜を有する半導体素子上の電極端子にはんだ層を形成する工程を概念的に示す拡大断面図

発明を実施するための形態

[0041]
 以下、本発明の実施の形態について図面を参照しながら説明する。
[0042]
 (実施の形態1)
 図1(a)及び(b)は、本発明の実施の形態1におけるはんだ転写基材を概念的に示す断面図及び平面図である。
[0043]
 図1(a)に示す通り、本実施の形態1のはんだ転写基材5は、ベース層1と、ベース層1上に配置した粘着層2と、粘着層2に接着するように搭載された複数のはんだ粉3により形成されるはんだ層と、隣接するはんだ粉3間に隙間を有するように粘着層2上に配置されたはんだ層のはんだ粉3間に配置したフィラー4により構成される。そして、図1(b)に示す通り、フィラー4は、はんだ粉3間の平面的な間隙かつ粘着層2上に配置されている。
[0044]
 ベース層1は、例えば、ポリエチレンテレフタレート、ポリエチレンナフタレート、液晶ポリマー、ポリイミドなどのフィルム基材から成り、厚さが20~200μmのものを用いる。フィルム基材を用いることで、はんだ転写基材剥離工程において、自由な角度に曲げながら剥離することが可能となり、電極直下に印加される力を低減することができ、より脆弱な絶縁膜に対しても確実にパッド下界面剥離を防ぐことができる。
[0045]
 粘着層2は、例えば、アクリル系、シリコン系などの粘着剤から成る。はんだ粉3は、SnAgCu、SnAgBiIn、SnZnBi、Sn、In、SnBiなどを用いれば良い。
[0046]
 粘着層2の厚みは、はんだ粉3の径に対応し自由に設定することができる。例えば、はんだ粉3の径が2~12μmの時、粘着層2の厚みは5~100μmにすればよい。
[0047]
 また、フィラー4は、はんだ溶融時にはんだが濡れずに拡散接合を起こさないような物質を選ぶことが望ましい。例えば、Al 、SiO 、MgOなどの無機フィラーや、Al、Feなどの酸化皮膜が厚い金属、アクリルなどの樹脂ビーズを用いることができる。例えば、はんだ粉の充填率が70~80%の時、フィラー4は0.1~1.5μm径、粉末充填率は5~10%にすればよい。
[0048]
 図2(a)~(d)は、本実施の形態1における、はんだ転写基材5の製造方法を概念的に示す断面図である。以下、はんだ転写基材5の製造方法について図2を用いて説明する。
[0049]
 (1)上述の樹脂フィルムなどのベース層1を準備する。ベース層1表面は、コロナ処理、プラズマ処理、プライマー塗布など、粘着層の接着強度を上げるための易接着処理を施しても構わない(図2(a))。
[0050]
 (2)ベース層1の上に、粘着フィルムの貼付けまたは粘着剤のコーティングにより粘着層2を形成する(図2(b))。なお、この工程が、本発明の粘着層形成工程の一例にあたる。
[0051]
 (3)粘着層2の上から、ふるい、エアー噴射などの手段を用いて、はんだ粉3をふりかけはんだ粉3と粘着層2を接着する。その後、はんだ粉3間に隙間を設けるため、ブラシやエアーなどの手段により、余剰はんだ粉3を除去する(図2(c))。なお、この工程が、本発明のはんだ層形成工程の一例にあたる。
[0052]
 (4)更に、ふるい、エアー噴射などの手段を用いて、はんだ粉3上にフィラー4を振り掛ける。この工程で、はんだ粉3間の隙間に微小フィラー4が入り込み、フィラー4と粘着層2は接着される。更に、エアー噴射などにより、はんだ粉3上に付着した余剰フィラー4を除去する(図2(d))。なお、この工程が、本発明のフィラー供給工程の一例にあたる。
[0053]
 以上の工程を経て、本実施の形態1のはんだ転写基材5が完成する。
[0054]
 図3(a)~(e)は、本実施の形態1におけるはんだ転写基材5を用いた半導体装置の製造方法を概念的に示す断面図である。ここでは、ウエハに形成されている状態の半導体素子の電極上にはんだを形成させる例を示しており、図3(a)~(e)に示す各工程の断面図の左側に、それぞれの対応する斜視図を示している。
[0055]
 以下、図3を用いて本実施の形態1の半導体装置の製造方法について説明する。
[0056]
 図3(a)に示す通り、半導体素子6の内部には脆弱な低誘電率膜(Extremely LowK)7が形成されており、その最表面には例えばAu-Niから成る突起電極8が形成されている。また、突起電極8が形成されていない部分の半導体素子6表面は、例えばシリコンナイトライドなどの絶縁膜9で覆われている。
[0057]
 なお、ここではんだ形成の対象としている半導体素子6が、本発明のワークの一例にあたる。
[0058]
 まず、突起電極8に対向するように、はんだ転写基材5のはんだ層が形成された面を重ねあわせ、加熱、加圧する。
[0059]
 すると、図3(b)に示す通り、加熱により粘着層2は軟化しはんだ粉3とフィラー4が粘着層2中に埋まりながら、はんだ粉3と突起電極8は、突起電極8の界面で拡散接合される。はんだ粉3同士は間隔があり、はんだ粉3間には粘着層2が入り込むため、隣同士のはんだ粉3が溶融されつながることはない。
[0060]
 軟化した粘着層2は、突起電極8上のはんだ粉3が接合されていない部分とフィラー4を介して接着される。その後冷却した時、はんだ粉3間にアンカー状に入り込み、かつ突起電極8と接着した粘着層2は固着した状態になる。
[0061]
 次に、図3(c)に示す通り、はんだ転写基材5を剥離する。突起電極8上のはんだ粉3は接合されているため、突起電極8上に残る。一方、突起電極8外の絶縁膜9上のはんだ粉3は、はんだと粘着剤(粘着層2)間の接着強度が、粘着剤(粘着層2)と絶縁膜9間の強度を上回るため、はんだ転写基材5側の粘着層2に持ち去られる。このようにして、図3(d)に示す通り、突起電極8上にはんだ粉3が接合された状態になる。
[0062]
 この後、図示しないがフラックスを表面に供給しリフロー炉に投入し、はんだ粉3を完全に溶融させてもよい。溶融させることではんだ高さが均一になり、フリップチップ実装時に、確実に接合できるようになる(図3(e))。
[0063]
 ここで、はんだ転写基材5の剥離工程について詳述する。
[0064]
 図4(a)及び(b)は、本実施の形態1のはんだ転写基材の剥離工程を概念的に説明する断面図の拡大図である。
[0065]
 図4(a)に示すように、はんだ転写基材5上のはんだ粉3の間隙にフィラー4を充填することにより、粘着層2が突起電極8に接着する面積が減るため、突起電極8と粘着層2間の接着強度は低下する。ここで、突起電極8と粘着層2間の接着強度が、パッド下界面強度を下回るため、はんだ転写基材5剥離時にパッド剥離や低誘電率膜7の剥離・亀裂を抑制することができる。
[0066]
 したがって、図4(b)に示すように、はんだ転写基材5を剥離する工程において、脆弱な低誘電率膜7から剥がれることなく、はんだ転写基材5を剥離することができる。
[0067]
 はんだ粉3溶融後のはんだ転写基材5とAu―Ni電極間の界面強度を180°ピール試験法を用いて測定した結果、従来のようにフィラーを用いなかった場合は10N/25mmであったのに対し、本実施の形態1によれば2N/25mmまで低減できる。
[0068]
 なお、フィラー4の粒径ははんだ粉3の粒径よりも小さいことが望ましい。フィラー4径がはんだ粉3径よりも大きい場合、はんだ転写基材5とAu―Ni電極間の界面強度を下げる効果は高まるが、突起電極8へのはんだ転写量が減り、実装時の反り吸収が困難になるからである。
[0069]
 なお、図3(d)に示すはんだ転写基材剥離工程の後、純水やエタノール、イソプロピレンアルコール、グリコールエーテルなどの有機溶剤を用いて洗浄しても構わない。洗浄することにより、絶縁膜9表面の突起電極8間に残存したフィラー4を確実に除去することができ、実装後はんだ接合部に残存しはんだクラックなどが発生するといった不具合を防ぐことができる。ただし、フィラー4粒径がはんだ粉3に対し、非常に小さい場合(例えば、フィラー粒径/はんだ粉=1/20~1/10の場合)は溶融はんだ粉の中にフィラー4が入り込んだとしても、はんだ粉3の物性に影響を与えないため、除去しなくても構わない。
[0070]
 また、はんだ粉3が密に充填されたはんだ転写基材5に対しても、フィラー4を充填することにより、隣接するはんだ粉3のブリッジを防ぐことができ、また粘着層2の突起電極8への接着面積が更に減るため、はんだ転写基材5とAu―Ni電極間の界面強度が低減するとともに、フィラー4が剥離の起点になり、より剥がしやすくなるといった効果がある。はんだ粉が密に充填されたはんだ転写シートとしては、例えばはんだ粉粒径10~20μm、はんだ粉充填率80~85%、フィラー径1~2μm、フィラー充填率5%を用いることができる。
[0071]
 また、フィラー4の融点は、はんだ粉3の融点よりも高いことが望ましい。フィラー4の融点がはんだ粉3の融点よりも低いと、はんだ粉3が突起電極8と拡散接合する際の加熱でフィラー4が溶融するため、突起電極8と粘着層2間の接着強度を低減させる効果が小さくなるからである。
[0072]
 以上のように、本実施の形態1のはんだ転写基材によれば、脆弱な誘電膜をもつ半導体素子においても、脆弱な誘電膜が剥離・亀裂を起こすことなく確実にはんだ層を形成できる。
[0073]
 (実施の形態2)
 図5(a)~(e)は、本発明の実施の形態2における、はんだ転写基材の製造方法、及びそのはんだ転写基材を用いたはんだ転写方法を概念的に説明する断面図である。
[0074]
 (1)実施の形態1で説明した樹脂フィルムなどのベース層1を準備する。ベース層1表面は、コロナ処理、プラズマ処理、プライマー塗布など、粘着層の接着強度を上げるための易接着処理を施しても構わない(図5(a))。例えば、樹脂フィルムには、厚さ20~50μmのポリイミドが用いられる。
[0075]
 (2)ベース層1の上に、バーコーター、スピンコータ、ディスペンサー、スプレーなどの手段を用いるか、ラミネータなどを用いて粘着フィルムを貼付けることにより、粘着層2を形成する(図5(b))。例えば、粘着層2の厚みは、10~30μmにすればよい。なお、この工程が、本発明の粘着層形成工程の一例にあたる。
[0076]
 (3)粘着層2の上から、ふるい、エアー噴射などの手段を用いて、はんだ粉3をふりかけ、はんだ粉3と粘着層2を接着する。その後、はんだ粉3間に隙間を設けるため、ブラシやエアーなどの手段により、余剰はんだ粉3を除去し、はんだ層を形成する(図5(c))。例えば、はんだ粉3は、粒径5~12μmで、組成はSnZnBi、Sn、SnBi、SnAgCuから成る。なお、この工程が、本発明のはんだ層形成工程の一例にあたる。
[0077]
 (4)更に、ジェットディスペンサー、フラクサーなどを用いて、はんだ粉3の上からフラックス10を全面に塗布し、フラックス層を形成する(図5(d))。例えばフラックス層は5~15μmにすればよい。なお、この工程が、本発明のフラックス供給工程の一例にあたる。
[0078]
 (5)更に、ふるい、エアー噴射などの手段を用いて、フラックス層の上にフィラー4を振り掛ける。この工程で、はんだ粉3間の隙間に微小フィラー4が入り込み、フィラー4と粘着層2は接着される。更に、エアー噴射などにより、はんだ粉3上に付着した余剰フィラー4を除去する(図4(e))。フィラー4として、例えば、Al 、SiO 、MgOなどの無機フィラーや、Al、Feなどの酸化皮膜が厚い金属、アクリルなどの樹脂ビーズを用いることができる。例えば、はんだ粉3の充填率が60~70%の時、フィラー4は1~3μm径、粉末充填率は10~20%にすればよい。なお、この工程が、本発明のフィラー供給工程の一例にあたる。
[0079]
 以上の工程を経て、本実施の形態2のはんだ転写基材15が完成する。
[0080]
 次に、図6(a)~(c)は、本実施の形態2におけるはんだ転写基材15を用いた、回路基板電極へのはんだコート層の製造方法を概念的に示す断面図である。
[0081]
 以下、回路基板電極へのはんだコート層の製造方法について図6を用いて説明する。
[0082]
 図6(a)に示すように、シリコンから成る回路基板11の表面上に、エリア状配置に設けられた複数の電極パッド12と、電極パッド12間を結ぶ配線(図示しない)とから成る表面配線層が設けられている。また、表面配線層の上には、電極パッド12より大きな径で電極パッド12が表面に露出するようにソルダーレジスト層13が設けられている。
[0083]
 例えば、表面配線層は、層厚12~18μmでCuから成り、特に電極パッド12は、50μm径で、100μmピッチで設けられている。例えば、ソルダーレジスト13は感光性熱硬化樹脂から成り、層厚20μmで形成され、電極パッド12が露出するように、電極パッド12の位置に合わせて、60μmの開口部を有する。また、露出した電極パッド12表面には、例えば水溶性プリフラックス材などから成る防錆処理が施されている(図示しない)。
[0084]
 なお、はんだ転写基材15は、加熱・加圧時に、圧力とフラックス10の対流によりフィラー4が移動するため、図6(a)に示すように、振り掛けたフィラー4の一部が粘着層2表面に付着する。
[0085]
 なお、ここではんだ形成の対象とする回路基板11が、本発明のワークの一例にあたる。
[0086]
 このような回路基板11に対して、図6(b)に示すように、本実施の形態2によるはんだ転写基材15を対向させて搭載し、加熱・加圧を行う。この過程では、以下のような現象が起きる。
[0087]
 加熱・加圧に伴い、粘着層2の粘着剤は軟化するとともに、フラックス材10も活性化する。活性化したフラックス材10は、はんだ粉3表面及び回路基板11の電極パッド12表面上の酸化皮膜を除去する。
[0088]
 更に、はんだ粉3が溶融するまで温度を上げると、溶融したはんだ粉3は酸化皮膜が除去されたCuと拡散接合が始まる。その後、常温になるまで冷却すると、溶融していたはんだは凝固し、はんだ粉3とCuから成る電極パッド12との間に金属間化合物が形成される。
[0089]
 一方、反応せずに残ったフラックス材10は粘着層2の中に含浸することで、その接着強度は本来粘着層2が持つ接着強度より増し、実施の形態1に比べ、より強固に粘着層2と電極パッド12は固着する。しかし、粘着層2と電極パッド12の間には、多数のフィラー4が介在するために、フィラー4を添加しない場合よりも接着強度が下がる。
[0090]
 例えば、フラックス含有転写シートとCuとの接着強度を180°ピール剥離試験を用いて測定した結果、フィラー含有率0%の場合18~23Nであったのに対し、フィラー4を15%添加することで、4~6Nまで下げることができた。
[0091]
 本実施の形態2のようなはんだ転写基材15を用いて、上記回路基板11にはんだ層を形成した結果、図6(c)に示すように、Siと密着力の弱いCu電極パッド12に対しても、Cu電極パッド12を剥がすことなく、電極パッド12上に複数のはんだ粉3からなるはんだ層を形成することができる。
[0092]
 なお、図6(c)に示すようにはんだ転写基材15を剥離した後、回路基板11の表面に第2のフラックス材を供給し、その後リフロー炉で加熱しても構わない。この工程を追加することにより、電極パッド12上のはんだ粉3同士が溶融し電極パッド12と拡散接合し、はんだ層が形成される。この時、はんだ粉3とフィラー4は濡れないため、溶融はんだの対流によりフィラー4ははんだ表面に押し出される。その後、溶剤や純水槽に上記回路基板11を浸漬させ、加熱しながら超音波を印加し洗浄すれば、第2のフラックス材と共にはんだ表面のフィラー4は除去される。
[0093]
 以上のように、本実施の形態2のはんだ転写基材15を用いれば、脆弱な電極パッドにおいても、パッド界面剥離を起こすことなく、確実にはんだ層を形成することができる。
[0094]
 (実施の形態3)
 図7(a)及び(b)は、本発明の実施の形態3におけるはんだ転写基材を概念的に示す断面図及び平面図である。
[0095]
 図7(a)に示す通り、ベース層1の上に全面に粘着層2が設けられており、粘着層2の上にははんだ粉3とフィラー4が接着されている。ここで、粘着層2の表面において、はんだ粉3が密な領域と疎な領域が存在する。例えば、密な領域でははんだ粉3の充填率が75~85%であるのに対し、疎な領域では、0~15%である。
[0096]
 この例では図7(b)に示す通り、平面的には、外周部がはんだ粉3が密な領域、内周部が疎な領域である。
[0097]
 はんだ転写基材を、外周部1列または2列に電極端子が配置された半導体素子に適用する場合、電極端子の無い内周部にははんだ粒子は不要である。
[0098]
 このような場合に、図7に示したような本実施の形態3のはんだ転写基材を用いると、はんだが無く直接粘着剤と半導体素子表面が接着する領域に対して、フィラー4が介在することにより、半導体素子表面と粘着剤との接着面積が減るため、ピール強度を下げることができる。それに伴い、はんだ転写基材を剥離する強度が下がるため、はんだ粉3が密にある部分に対しても低い剥離強度で剥がすことが可能になる。
[0099]
 なお、図7に示す構成において、はんだ転写基材の粘着層2表面の周囲部分が、本発明の第1領域の一例にあたり、粘着層2表面の中央部分が、本発明の第2領域の一例にあたる。
[0100]
 なお、ここでは、外周部の四辺に沿って電極端子が配置された半導体素子を例に説明したが、例えば、外周部の対向する2つの辺に沿ってのみ電極端子が配置された半導体素子に適用する場合には、はんだ転写基材の粘着層2表面の対向する2つの辺の近傍のみはんだ粉を密に配置し、その他の部分を疎な領域とすればよい。対象とする半導体素子などのワークの電極配置に対応させて、はんだ粉を密にする領域と疎にする領域を形成させればよい。
[0101]
 なお、各実施の形態では、脆弱な低誘電率膜を有する半導体素子及びSiに対して密着力の弱いCu電極パッドを有する回路基板を例に説明したが、本発明のはんだ転写基材及びその製造方法は、これらの構成に限らず、脆弱な膜や層、剥がれやすい部材などの、表面に脆弱な部分を有する半導体素子や回路基板などに適用できる。
[0102]
 以上に説明したように、本発明のはんだ転写基材及びその製造方法によれば、はんだ粉間の隙間でかつ粘着剤上にフィラーが介在するため、粘着剤と突起電極間の接着面積が減り、粘着剤と突起電極間の強度を低減することが出来、その強度がパッド下の界面強度や脆弱な膜の破壊強度を下回るので、はんだ転写基材を剥離する工程においても、パッド下の脆弱な低誘電率膜や電極パッドが剥離したりすることを防ぐことができる。また、はんだ溶融時にはんだ粉同士の間に常にフィラーが介在するため、はんだ粉同士が接触するように隙間なく敷き詰めても、はんだショート不良の発生を防ぐことができる。
[0103]
 このようなはんだ転写基材及びその製造方法によれば、低誘電率膜のような脆弱な膜を有する半導体素子等の電子部品や回路基板に対して、脆弱な膜の剥離・亀裂を発生させることなく、適切な厚さのはんだ層を確実に形成できる。
[0104]
 また、本発明のはんだ転写基材及びその製造方法は、はんだ粉間の隙間でかつ粘着剤上にフィラーが介在することを特徴とするはんだ転写基材及びその製造方法であり、狭ピッチの接続においても高い信頼性を実現することができる。

産業上の利用可能性

[0105]
 本発明に係るはんだ転写基材の製造方法、はんだプリコート方法及びはんだ転写基材は、脆弱な部分を有する半導体素子等の電子部品や回路基板に対して適切な厚さのはんだ層を確実に形成できる効果を有し、狭ピッチ化が進展する半導体素子や、低誘電率材料などからなる層間絶縁膜を有する半導体素子などを実装する実装分野において特に有用である。

符号の説明

[0106]
 1 ベース層
 2 粘着層
 3 はんだ粉
 4 フィラー
 5 はんだ転写基材
 6 半導体素子
 7 低誘電率膜
 8 突起電極
 9 絶縁膜
 10 フラックス(フラックス材)
 11 回路基板
 12 電極パッド
 13 ソルダーレジスト
 15 はんだ転写基材
 51 支持体
 52 粘着剤
 53 粉末はんだ
 54 ブラシ
 55 ワーク
 56 はんだ付け部
 57 スプレーフラクサー
 58 液状フラックス
 59 レジスト
 62 粘着剤
 63 粉末はんだ
 65 はんだ転写基材
 66 半導体素子
 67 低誘電率膜
 68 突起電極

請求の範囲

[請求項1]
 基材表面に粘着層を形成する粘着層形成工程と、
 前記粘着層上に、隙間を有するように複数のはんだ粉を搭載してはんだ層を形成するはんだ層形成工程と、
 前記はんだ粉の前記隙間にフィラーを供給するフィラー供給工程とを備えた、はんだ転写基材の製造方法。
[請求項2]
 基材表面に粘着層を形成する粘着層形成工程と、
 前記粘着層上に、隙間を有するように複数のはんだ粉を搭載してはんだ層を形成するはんだ層形成工程と、
 前記はんだ粉を覆うようにフラックスを供給するフラックス供給工程と、
 前記はんだ粉の前記隙間にフィラーを供給するフィラー供給工程とを備えた、はんだ転写基材の製造方法。
[請求項3]
 請求項1または請求項2の製造方法によって製造されたはんだ転写基材と、電極が上に形成された低誘電率層を有するワークとを、前記はんだ層の形成された面が前記電極の形成された面に対向するように重ね合わせて加熱加圧し、前記はんだ粉を前記電極に拡散接合させるはんだ接合工程と、
 冷却した後、前記はんだ転写基材を前記ワークから剥離する転写基材剥離工程とを備えた、はんだプリコート方法。
[請求項4]
 ベース層と、
 前記ベース層上に配置された粘着層と、
 前記粘着層上に、複数のはんだ粉が隙間を有するように配置されたはんだ層と、
 前記はんだ粉の前記隙間に配置されたフィラーとを備えた、はんだ転写基材。
[請求項5]
 前記フィラーの粒径は、前記はんだ粉の粒径よりも小さい、請求項4に記載のはんだ転写基材。
[請求項6]
 前記フィラーは、前記はんだ粉に対して濡れない材料から成る、請求項4または5に記載のはんだ転写基材。
[請求項7]
 前記はんだ粉の上にフラックスの層が形成されている、請求項4~6のいずれかに記載のはんだ転写基材。
[請求項8]
 前記はんだ層は、第1領域及び第2領域を有し、
 前記第1領域及び前記第2領域における前記はんだ粉の密度は異なっている、請求項4~7のいずれかに記載のはんだ転写基材。
[請求項9]
 前記フィラーの融点は前記はんだ粉の融点よりも高い、請求項4~8のいずれかに記載のはんだ転写基材。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]