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1. WO2012061633 - METHOD AND APPARATUS FOR OPTIMIZING DRIVER LOAD IN A MEMORY PACKAGE

Publication Number WO/2012/061633
Publication Date 10.05.2012
International Application No. PCT/US2011/059209
International Filing Date 03.11.2011
IPC
G11C 5/06 2006.01
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
5Details of stores covered by group G11C11/63
06Arrangements for interconnecting storage elements electrically, e.g. by wiring
G11C 7/10 2006.01
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output data interface arrangements, e.g. I/O data control circuits, I/O data buffers
G11C 7/18 2006.01
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
18Bit line organisation; Bit line lay-out
CPC
G11C 5/06
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
5Details of stores covered by G11C11/00
06Arrangements for interconnecting storage elements electrically, e.g. by wiring
G11C 5/066
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
5Details of stores covered by G11C11/00
06Arrangements for interconnecting storage elements electrically, e.g. by wiring
066Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals
G11C 7/1057
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
1051Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
1057Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
G11C 7/1084
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
1078Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
1084Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
G11C 7/12
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
7Arrangements for writing information into, or reading information out from, a digital store
12Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
Applicants
  • NETLIST, INC. [US]/[US] (AllExceptUS)
  • LEE, Hyun [US]/[US] (UsOnly)
Inventors
  • LEE, Hyun
Agents
  • CHRISTENSEN, Michael, R.
Priority Data
61/409,89303.11.2010US
Publication Language English (EN)
Filing Language English (EN)
Designated States
Title
(EN) METHOD AND APPARATUS FOR OPTIMIZING DRIVER LOAD IN A MEMORY PACKAGE
(FR) PROCÉDÉ ET APPAREIL POUR OPTIMISER LA CHARGE D'UN PILOTE DANS UN ENSEMBLE DE MÉMOIRES
Abstract
(EN)
An apparatus is provided that includes a plurality of array dies and at least two die interconnects. The first die interconnect is in electrical communication with a data port of a first array die and a data port of a second array die and not in electrical communication with data ports of a third array die. The second die interconnect is in electrical communication with a data port of the third array die and not in electrical communication with data ports of the first array die and the second array die. The apparatus includes a control die that includes a first data conduit configured to transmit a data signal to the first die interconnect and not to the second die interconnect, and at least a second data conduit configured to transmit the data signal to the second die interconnect and not to the first die interconnect.
(FR)
La présente invention se rapporte à un appareil comprenant une pluralité de puces de matrice et au moins deux interconnexions sur puce. La première interconnexion sur puce est en communication électrique avec un port de données d'une première puce de matrice et un port de données d'une deuxième puce de matrice mais elle n'est pas en communication électrique avec les ports de données d'une troisième puce de matrice. La deuxième interconnexion sur puce est en communication électrique avec un port de données de la troisième puce de matrice mais elle n'est pas en communication électrique avec des ports de données de la première puce de matrice et de la deuxième puce de matrice. L'appareil selon l'invention comprend d'autre part une puce de commande qui comprend : un premier conduit de données, configuré de façon à transmettre un signal de données à la première interconnexion sur puce mais pas à la deuxième interconnexion sur puce; et au moins un deuxième conduit de données, configuré de façon à transmettre le signal de données à la deuxième interconnexion sur puce mais pas à la première interconnexion sur puce.
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