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Pub. No.:    WO/2012/053063    International Application No.:    PCT/JP2010/068399
Publication Date: 26.04.2012 International Filing Date: 19.10.2010
G01R 31/28 (2006.01), H03K 5/19 (2006.01)
Applicants: FUJITSU LIMITED [JP/JP]; 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 2118588 (JP) (For All Designated States Except US).
OKAMOTO, Hiroshi [JP/JP]; (JP) (For US Only)
Inventors: OKAMOTO, Hiroshi; (JP)
Agent: SAKAI, Hiroaki; Sakai International Patent Office, Kasumigaseki Building, 2-5, Kasumigaseki 3-chome, Chiyoda-ku, Tokyo 1006020 (JP)
Priority Data:
(JA) 集積回路および試験方法
Abstract: front page image
(EN)An oscillation detecting circuit (15) of a JTAG-LSI (10) is located between an input pin (11) to which an oscillation signal of an oscillator (20) is input and a boundary register cell (12). The oscillation detecting circuit (15) receives, from the input pin (11), a signal outputted by the oscillator (20), counts the frequency of the signal and, when the frequency is equal to or greater than a counter upper-limit value, controls and causes the boundary register cell (12) to store a value "1". When the value stored in the boundary register cell (12) is "1", it can be determined that a wired path between the oscillator (20) and the JTAG-LSI (10) is appropriate.
(FR)L'invention concerne un circuit de détection d'oscillation (15) d'une LSI (puce intégrée à grande échelle) à la norme JTAG (10) qui est placé entre une broche d'entrée (11) à laquelle un oscillateur (20) fournit un signal d'oscillation et une cellule de registre de bornes (12). Le circuit de détection d'oscillation (15) reçoit, de la broche d'entrée (11), un signal envoyé par l'oscillateur (20), mesure la fréquence dudit signal et, quand ladite fréquence est supérieure ou égale à une valeur limite supérieure, ordonne à la cellule de registre de bornes (12) d'enregistrer une valeur "1". Quand la valeur enregistrée dans la cellule de registre de bornes (12) est "1", on peut déterminer qu'un chemin câblé entre l'oscillateur (20) et la LSI à la norme JTAG (10) est approprié.
(JA) JTAG-LSI10の発振検出回路15は、発振器20の発振信号が入力される入力ピン11とバウンダリレジスタセル12の間に設けられている。発振検出回路15は、発振器20によって出力された信号を入力ピン11から受信し、該信号の周波数をカウントし、周波数がカウンタ上限値以上である場合には、バウンダリレジスタセル12に「1」を記憶させるように制御する。ここで、バウンダリレジスタセル12に記憶された値が「1」である場合には、発振器20とJTAG-LSI10との間の配線経路が適切であると判断できる。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)