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1. (WO2012050607) HIGH VOLTAGE WIRE BOND FREE LEDS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2012/050607    International Application No.:    PCT/US2011/001741
Publication Date: 19.04.2012 International Filing Date: 11.10.2011
IPC:
H01L 27/15 (2006.01), H01L 33/62 (2010.01), H01L 33/38 (2010.01), H01L 33/22 (2010.01), H01L 33/40 (2010.01)
Applicants: CREE, INC. [US/US]; 4600 Silicon Drive Durham, NC 27703 (US) (For All Designated States Except US).
YAO, Zhimin, Jamie [US/US]; (US) (For US Only)
Inventors: YAO, Zhimin, Jamie; (US)
Agent: HEYBL, Jaye, G.; Koppel, Patrick, Heybl & Philpott 2815 Townsgate Road, Suite 215 Westlake Village, CA 91361 (US)
Priority Data:
12/905,995 15.10.2010 US
Title (EN) HIGH VOLTAGE WIRE BOND FREE LEDS
(FR) DEL À HAUTE TENSION SANS FILS DE CONNEXION
Abstract: front page image
(EN)An LED chip and method of fabricating the same is disclosed that comprises a plurality of sub-LEDs, said sub-LEDs interconnected such that the voltage necessary to drive said sub-LEDs is dependent on the number of said interconnected sub-LEDs and the junction voltage of said sub-LEDs. Each of said interconnected sub-LEDs comprising an n-type semiconductor layer (100), a p-type semiconductor layer (102), and an active or quantum well region interposed between the n-type and p-type layers. The monolithic LED chip further comprising a p-electrode (118) having a lead (104) that is accessible from a point on a surface opposite of a primary emission surface of the monolithic LED chip, the p-electrode electrically connected to the p-type layer, and an n-electrode (116) having a lead that is accessible from a point on the surface opposite of the primary emission surface, the n-electrode electrically connected to the n-type layer. These sub-LEDs interconnected by at least a metallization layer on the n-type and p-type layers, which is insulated so that it does not short the sub-LEDs. Further, the LED chip is capable of being electrically coupled for operation without wire bonds.
(FR)L'invention concerne une puce de DEL et un procédé de fabrication de celle-ci. La puce comprend une pluralité de sous-DEL, lesdites sous-DEL étant interconnectées de telle sorte que la tension nécessaire pour attaquer lesdites sous-DEL dépend du nombre desdites sous-DEL interconnectées et de la tension de jonction desdites sous-DEL. Chacune desdites sous-DEL interconnectées comprend une couche semiconductrice de type n, une couche semiconductrice de type p et une région active ou région de puits quantiques interposée entre les couches de type n et de type p. La puce de DEL monolithique comprend en outre une électrode p ayant un conducteur qui est accessible à partir d'un point d'une surface opposée à une surface d'émission primaire de la puce de DEL monolithique, l'électrode p étant connectée électriquement à la couche de type p, et une électrode n ayant un conducteur qui est accessible à partir d'un point sur la surface opposée à la surface d'émission primaire, l'électrode n étant connectée électriquement à la couche de type n. Les sous-DEL sont interconnectées par au moins une couche de métallisation sur les couches de type n et de type p qui est isolée afin de pas court-circuiter les sous-DEL. Par ailleurs, la puce de DEL peut être couplée électriquement pour un fonctionnement sans fils de connexion.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)