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1. (WO2012049892) SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING SAME
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2012/049892    International Application No.:    PCT/JP2011/065467
Publication Date: 19.04.2012 International Filing Date: 06.07.2011
IPC:
H01L 29/80 (2006.01), H01L 21/336 (2006.01), H01L 21/338 (2006.01), H01L 29/12 (2006.01), H01L 29/778 (2006.01), H01L 29/78 (2006.01), H01L 29/812 (2006.01)
Applicants: SUMITOMO ELECTRIC INDUSTRIES,LTD. [JP/JP]; 5-33, Kitahama 4-chome, Chuo-ku, Osaka-shi, Osaka 5410041 (JP) (For All Designated States Except US).
KIYAMA, Makoto [JP/JP]; (JP) (For US Only).
SAITOH, Yu [JP/JP]; (JP) (For US Only).
OKADA, Masaya [JP/JP]; (JP) (For US Only).
UENO, Masaki [JP/JP]; (JP) (For US Only).
YAEGASHI, Seiji [JP/JP]; (JP) (For US Only).
INOUE, Kazutaka [JP/JP]; (JP) (For US Only).
YOKOYAMA, Mitsunori [JP/JP]; (JP) (For US Only)
Inventors: KIYAMA, Makoto; (JP).
SAITOH, Yu; (JP).
OKADA, Masaya; (JP).
UENO, Masaki; (JP).
YAEGASHI, Seiji; (JP).
INOUE, Kazutaka; (JP).
YOKOYAMA, Mitsunori; (JP)
Agent: NAKATA, Motomi; c/o Sumitomo Electric Industries, Ltd., 1-3, Shimaya 1-chome, Konohana-ku, Osaka-shi, Osaka 5540024 (JP)
Priority Data:
2010-230770 13.10.2010 JP
Title (EN) SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING SAME
(FR) DISPOSITIF À SEMI-CONDUCTEURS, ET PROCÉDÉ DE FABRICATION DE CELUI-CI
(JA) 半導体装置およびその製造方法
Abstract: front page image
(EN)A vertical semiconductor device with which improvements in pinch-off characteristics and withstand voltage performance can be stably obtained by reliably fixing the potential of a p-type GaN barrier layer is provided. The semiconductor device comprises: a regrowth layer (27) having an opening (28) provided to a GaN laminate (15), and including a channel positioned in such a manner as to cover the wall surface of the opening; an n+ source layer (8) that comes into ohmic contact with a source electrode (S); a p-type GaN barrier layer (6); and a p+ GaN auxiliary layer (7) positioned between the n+ source layer (8) and the p-type GaN barrier layer (6). The semiconductor device is characterized in that the p+ GaN auxiliary layer (7) forms a tunnel junction with the n+ source layer (8) in order to fix the potential of the p-type GaN barrier layer (6) to the source potential.
(FR)L'invention concerne un dispositif à semi-conducteurs vertical permettant d'obtenir de manière stable une amélioration de spécificités de pincement et de propriétés de résistance à la pression, par fixation de manière sûre du potentiel d'une couche barrière GaN de type p. Le dispositif de l'invention est caractéristique en ce qu'une partie ouverture (28) est agencée sur un corps stratifié en GaN (15); en ce qu'il contient : une couche de recroissance (27) contenant un canal positionné de sorte à recouvrir une face paroi de la partie ouverture, une couche source de type n+ (8) en contact ohmique avec une électrode de source (S), une couche barrière GaN de type p (6), et une couche auxiliaire GaN de type p+ (7) positionnée entre ces couches; et afin de fixer le potentiel de la couche barrière GaN de type p (6) à un potentiel source, la couche auxiliaire GaN de type p+ (7) forme une jonction à effet tunnel avec la couche source de type n+ (8).
(JA)p型GaNバリア層の電位を確実に固定することでピンチオフ特性、耐圧性能の向上を安定して得ることができる縦型の半導体装置を提供する。 GaN系積層体15に開口部28が設けられており、開口部の壁面を覆うように位置するチャネルを含む再成長層27と、ソース電極Sとオーミック接触するn型ソース層8と、p型GaNバリア層6と、その間に位置するp型GaN補助層7とを含み、p型GaNバリア6の電位をソース電位に固定するために、p型GaN補助層7が、n型ソース層8とトンネル接合を形成することを特徴とする。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)