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1. (WO2012049721) SEMICONDUCTOR STORAGE DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2012/049721    International Application No.:    PCT/JP2010/067821
Publication Date: 19.04.2012 International Filing Date: 12.10.2010
IPC:
G11C 13/00 (2006.01), H01L 27/105 (2006.01)
Applicants: HITACHI, LTD. [JP/JP]; 6-6, Marunouchi 1-chome, Chiyoda-ku, Tokyo 1008280 (JP) (For All Designated States Except US).
HANZAWA, Satoru [JP/JP]; (JP) (For US Only).
SASAGO, Yoshitaka [JP/JP]; (JP) (For US Only).
WATANABE, Takao [JP/JP]; (JP) (For US Only)
Inventors: HANZAWA, Satoru; (JP).
SASAGO, Yoshitaka; (JP).
WATANABE, Takao; (JP)
Agent: TSUTSUI, Yamato; Tsutsui & Associates, 3F Shinjuku Gyoen Bldg., 3-10, Shinjuku 2-chome, Shinjuku-ku, Tokyo 1600022 (JP)
Priority Data:
Title (EN) SEMICONDUCTOR STORAGE DEVICE
(FR) DISPOSITIF MÉMOIRE SEMI-CONDUCTEUR
(JA) 半導体記憶装置
Abstract: front page image
(EN)To reduce the bit cost of memory that uses a variable resistance material, a semiconductor storage device having the following configuration is provided. First, two sets of multiple memory cells (MB) are provided between the anode lines (ANL) and the bit lines (BL), with one of the memory cells being selected by a chain selection line (CSL). In addition, the configuration of the anode lines and the chain selection lines can be one of the following combinations: independent type and independent type; comb type and independent type; independent type and comb type.
(FR)Afin de réduire le coût par bit d'une mémoire qui utilise un matériau à résistance variable, l'invention concerne un dispositif mémoire semi-conducteur dont la configuration est la suivante. D'abord, deux ensembles de cellules mémoires (MB) multiples sont disposés entre les lignes d'anode (ANL) et les lignes de bits (BL), une des cellules mémoires étant sélectionnée par une ligne de sélection de chaîne (CSL). De plus, la configuration des lignes d'anode et des lignes de sélection de chaîne peut être l'une des combinaisons suivantes : type indépendant et type indépendant ; type combiné et type indépendant ; type indépendant et type combiné.
(JA) 半導体記憶装置の構造に関し、抵抗変化材料を利用したメモリのビットコスト低減を実現することを目的とする。解決手段としては、半導体記憶装置の構成を以下の通りとする。まず、アノード線(ANL)とビット線(BL)の間に、複数のメモリセル(MB)を2組設け、どちらのメモリセルを選択するかをチェイン選択線(CSL)で選択する。そして、アノード線とチェイン選択線の構成を、独立型と独立型、櫛型と独立型、独立型と櫛型、のいずれかの組み合わせとする。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)