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1. (WO2012048402) METHOD, SYSTEM AND APPARATUS FOR MULTI-LEVEL PROCESSING
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2012/048402    International Application No.:    PCT/CA2011/001087
Publication Date: 19.04.2012 International Filing Date: 28.09.2011
IPC:
G06F 9/46 (2006.01), G06F 1/08 (2006.01), G06F 1/32 (2006.01), G06F 9/30 (2006.01)
Applicants: MOSAID TECHNOLOGIES INCORPORATED [CA/CA]; 11 Hines Road, Suite 203 Ottawa, Ontario K2K 2X1 (CA) (For All Designated States Except US).
MEKHIEL, Nagi [CA/CA]; (CA) (For US Only)
Inventors: MEKHIEL, Nagi; (CA)
Agent: AUERBACK, Harvey; 11 Hines Road Suite 203 Ottawa, Ontario K2K 2X1 (CA)
Priority Data:
61/393,531 15.10.2010 US
13/239,977 22.09.2011 US
Title (EN) METHOD, SYSTEM AND APPARATUS FOR MULTI-LEVEL PROCESSING
(FR) PROCÉDÉ, SYSTÈME ET APPAREIL DE TRAITEMENT MULTI-NIVEAU
Abstract: front page image
(EN)A Multi-Level Processor (200) for reducing the cost of synchronization overhead including an upper level processor (201) for taking control and issuing the right to use shared data and to enter critical sections directly to each of a plurality of lower level processors (202, 203...20n) at processor speed. In one embodiment the instruction registers of lower level parallel processors are mapped to the data memory of upper level processor (201). Another embodiment (1300) incorporates three levels of processors. The method includes mapping the instructions of lower level processors into the memory of an upper level processor and controlling the operation of lower level processors. A variant of the method and apparatus facilitates the execution of Single Instruction Multiple Data (SIMD) and single to multiple instruction and multiple data (SI>MIMD). The processor includes the ability to stretch the clock frequency to reduce power consumption.
(FR)L'invention porte sur un processeur multi-niveau 200 destiné à réduire le coût de surdébit de synchronisation, lequel processeur comprend un processeur de niveau supérieur 201 pour prendre le contrôle et envoyer le droit d'utiliser des données partagées et d'entrer dans des sections critiques directement à chacun d'une pluralité de processeurs de niveau inférieur 202, 203... 20n à la vitesse du processeur. Dans un mode de réalisation, les registres d'instruction de processeurs parallèles de niveau inférieur sont mappés dans la mémoire de données du processeur de niveau supérieur 201. Un autre mode de réalisation 1300 comprend trois niveaux de processeurs. Le procédé consiste à mapper les instructions de processeurs de niveau inférieur dans la mémoire d'un processeur de niveau supérieur et à commander le fonctionnement de processeurs de niveau inférieur. Une variante du procédé et de l'appareil facilite l'exécution d'instruction unique données multiples (SIMD) et d'instruction unique à multiple, données multiples (SI>MIMD). Le processeur comprend la capacité d'étirer la fréquence d'horloge afin de réduire la consommation d'énergie.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)