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1. (WO2012047735) IN-PLACE RESYNTHESIS AND REMAPPING TECHNIQUES FOR SOFT ERROR MITIGATION IN FPGA
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2012/047735    International Application No.:    PCT/US2011/054096
Publication Date: 12.04.2012 International Filing Date: 29.09.2011
IPC:
H03K 19/177 (2006.01), G06F 17/50 (2006.01)
Applicants: THE REGENTS OF THE UNIVERSITY OF CALIFORNIA [US/US]; 1111 Franklin Street, 12th Floor Oakland, California 94607-5200 (US) (For All Designated States Except US).
HE, Lei [US/US]; (US) (For US Only).
LEE, Ju-Yueh [CN/CN]; (TW) (For US Only).
FENG, Zhe [CN/CN]; (CN) (For US Only).
JING, Naifeng [CN/US]; (US) (For US Only)
Inventors: HE, Lei; (US).
LEE, Ju-Yueh; (TW).
FENG, Zhe; (CN).
JING, Naifeng; (US)
Agent: O'BANION, John; O'Banion & Ritchey LLP 400 Capitol Mall, Suite 1550 Sacramento, California 95814 (US)
Priority Data:
61/387,572 29.09.2010 US
61/409,081 01.11.2010 US
61/487,133 17.05.2011 US
Title (EN) IN-PLACE RESYNTHESIS AND REMAPPING TECHNIQUES FOR SOFT ERROR MITIGATION IN FPGA
(FR) TECHNIQUE DE RESYNTHÈSE ET DE REMAPPAGE POUR REMÉDIER AUX ERREURS INTERMITTENTES DANS DES RÉSEAUX FPGA
Abstract: front page image
(EN)In-place resynthesis for static memory (SRAM) based Field Programmable Gate Arrays (FPGAs) toward reducing sensitivity to single event upsets (SEUs). Resynthesis and remapping are described which have a low overheard and improve FPGA designs without the need of rerouting LUTs of the FPGA. These methods include in-place reconfiguration (IPR), in-place X-filling (IPF), and in-place inversion (IPV), which reconfigure LUT functions only, and can be applied to any FPGA architecture. In addition, for FPGAs with a decomposable LUT architecture (e.g., dual-output LUTs) an in-place decomposition (IPD) method is described for remapping a LUT function into multiple smaller functions leveraging the unused outputs of the LUT, and making use of built-in hard macros in programmable-logic blocks (PLBs) such as carry chain or adder. Methods are applied in-place to mapped circuits before or after routing without affecting placement, routing, and design closure.
(FR)L'invention concerne la resynthèse en place pour des réseaux Prédiffusés Programmables par l'Utilisateur (FPGA, Field Programmable Gate Arrays) à base de mémoire statique (SRAM) dans le but de réduire la sensibilité aux événements singuliers (SEU, Single Event Upsets). On décrit des techniques de resynthèse et de remappage à faible surcharge améliorant les concepts de réseaux FPGA sans qu'il soit nécessaire de reconfigurer les tables de consultation (LUT) du réseau FPGA. Ces procédés comprennent une reconfiguration en place (IPR, In-Place Reconfiguration), un remplissage X en place (IPF, In-Place Filling), et une inversion en place (IPV, In-Place Inversion), qui reconfigurent uniquement les fonctions de LUT et peuvent être appliqués à une architecture FPGA quelconque. De plus, pour des réseaux FPGA ayant une architecture de table LUT pouvant être décomposée (par exemple des tables LUT à deux sorties), on décrit une décomposition en place (IPD, In-Place Decomposition) permettant de remapper une fonction de table LUT en de multiples fonctions plus petites, cela permettant de tirer profit des sorties inutilisées de la table LUT et de faire appel à des macrofonctions intégrées en dur à des blocs logiques programmables (PLB, Programmable-Logic Blocks) tels qu'une chaîne de report ou un additionneur. Ces procédés sont appliqués en place à des circuits mappés avant ou après le routage sans affecter le positionnement, le routage et la fermeture du concept.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)