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1. (WO2012046602) FAULT DETECTION SYSTEM, EXTRACTION DEVICE, FAULT DETECTION METHOD, PROGRAM, AND RECORDING MEDIUM
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2012/046602    International Application No.:    PCT/JP2011/072211
Publication Date: 12.04.2012 International Filing Date: 28.09.2011
Chapter 2 Demand Filed:    09.07.2012    
IPC:
G01R 31/3183 (2006.01), G01R 31/28 (2006.01)
Applicants: Kyushu Institute of Technology [JP/JP]; 1-1, Sensui-cho, Tobata-ku, Kitakyushu-shi, Fukuoka 8048550 (JP) (For All Designated States Except US).
SATO Yasuo [JP/JP]; (JP) (For US Only).
KAJIHARA Seiji [JP/JP]; (JP) (For US Only)
Inventors: SATO Yasuo; (JP).
KAJIHARA Seiji; (JP)
Agent: HADATE Koji; INSTITUTE OF SYSTEM LSI DESIGN INDUSTRY, FUKUOKA, 8-33, Momochihama 3-choume, Sawara-ku, Fukuoka-shi, Fukuoka 8140001 (JP)
Priority Data:
2010-225318 05.10.2010 JP
Title (EN) FAULT DETECTION SYSTEM, EXTRACTION DEVICE, FAULT DETECTION METHOD, PROGRAM, AND RECORDING MEDIUM
(FR) SYSTÈME DE DÉTECTION DE DÉFAUTS, DISPOSITIF D'EXTRACTION, PROCÉDÉ DE DÉTECTION DE DÉFAUTS, PROGRAMME ET SUPPORT D'ENREGISTREMENT
(JA) 故障検出システム、取出装置、故障検出方法、プログラム及び記録媒体
Abstract: front page image
(EN)An objective of the present invention is to provide a fault detection system which improves fault detection efficiency while reducing the number of test patterns inputted into a logic circuit. A fault detection system which detects faults in logic circuits on the basis of a plurality of outputted logic values which are outputted from a logic circuit wherein a test input pattern is inputted is a system wherein a plurality of outputted logic values are inputted as into the logic circuit as a new test input pattern, said system comprising: a first extraction means for extracting all or part of the plurality of outputted logic values; a comparison means for comparing the outputted logic values which the first extraction means extracts with either outputted logic values which are predicted in the event that the logic circuit has no faults or outputted logic values which are predicted in the event that the logic circuit has specific faults; and a fault adjudication means for adjudicating the presence or absence of faults in the logic circuit on the basis of the result of the comparison by the comparison means.
(FR)Un objet de la présente invention consiste à proposer un système de détection de défauts qui améliore l'efficacité de détection de défauts tout en réduisant le nombre de modèles de test entrés dans un circuit logique. L'invention concerne un système de détection de défauts qui détecte des défauts dans des circuits logiques sur la base d'une pluralité de valeurs logiques émises qui sont sorties par un circuit logique, un modèle d'entrée de test étant entré dans un système, une pluralité de valeurs logiques émises étant entrées dans le circuit logique en tant que nouveau modèle d'entrée de test. Ledit système comprend en outre : un premier moyen d'extraction permettant d'extraire tout ou partie de la pluralité des valeurs logiques émises ; un moyen de comparaison permettant de comparer les valeurs logiques émises qu'extrait le premier moyen d'extraction avec soit des valeurs logiques émises qui sont prévues au cas où le circuit logique ne présenterait pas de défaut, soit des valeurs logiques émises qui sont prévues au cas où le circuit logique présenterait des défauts spécifiques ; et un moyen d'arbitrage de défauts permettant d'arbitrer la présence ou l'absence de défauts dans le circuit logique sur la base du résultat de la comparaison par des moyens de comparaison.
(JA) 論理回路に入力するテストパターン数を削減しつつ、故障検出率を向上させる故障検出システム等を提供することを目的とする。 テスト入力パターンが入力された論理回路から出力された複数の出力論理値に基づいて論理回路の故障を検出する故障検出システムであって、複数の出力論理値は、前記論理回路に対して新たなテスト入力パターンとして入力されるものであり、複数の出力論理値の一部又は全部を取り出す第1取出手段と、第1取出手段が取り出した出力論理値と、論理回路に故障がない場合に予測される出力論理値又は特定の故障がある場合に予測される出力論理値とを比較する比較手段と、比較手段による比較結果に基づいて論理回路の故障の有無を判定する故障判定手段とを備える、故障検出システム。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)