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1. (WO2012046480) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2012/046480    International Application No.:    PCT/JP2011/065468
Publication Date: 12.04.2012 International Filing Date: 06.07.2011
IPC:
H01L 29/80 (2006.01), H01L 21/336 (2006.01), H01L 21/338 (2006.01), H01L 29/12 (2006.01), H01L 29/778 (2006.01), H01L 29/78 (2006.01), H01L 29/812 (2006.01)
Applicants: SUMITOMO ELECTRIC INDUSTRIES,LTD. [JP/JP]; 5-33, Kitahama 4-chome, Chuo-ku, Osaka-shi, Osaka 5410041 (JP) (For All Designated States Except US).
KIYAMA, Makoto [JP/JP]; (JP) (For US Only).
SAITOH, Yu [JP/JP]; (JP) (For US Only).
OKADA, Masaya [JP/JP]; (JP) (For US Only).
YAEGASHI, Seiji [JP/JP]; (JP) (For US Only).
INOUE, Kazutaka [JP/JP]; (JP) (For US Only).
YOKOYAMA, Mitsunori [JP/JP]; (JP) (For US Only)
Inventors: KIYAMA, Makoto; (JP).
SAITOH, Yu; (JP).
OKADA, Masaya; (JP).
YAEGASHI, Seiji; (JP).
INOUE, Kazutaka; (JP).
YOKOYAMA, Mitsunori; (JP)
Agent: NAKATA, Motomi; c/o Sumitomo Electric Industries, Ltd., 1-3, Shimaya 1-chome, Konohana-ku, Osaka-shi, Osaka 5540024 (JP)
Priority Data:
2010-226937 06.10.2010 JP
Title (EN) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME
(FR) DISPOSITIF À SEMI-CONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
(JA) 半導体装置およびその製造方法
Abstract: front page image
(EN)Provided is a vertical GaN-based semiconductor device wherein it is possible to improve the withstand performance by means of a p-type GaN barrier layer while also reducing the on-resistance. This semiconductor device is characterized by comprising: a regrowth layer (27) including a channel positioned on the wall surface of an opening (28); a p-type barrier layer (6) having a coated end surface; a source layer (7) that is in contact with the p-type barrier layer; a gate electrode (G) positioned on the regrowth layer; and a source electrode (S) positioned around the opening, wherein the source layer has a superlattice structure constituted by a laminate including a first layer (a layer) having a smaller lattice constant than the p-type barrier layer and a second layer (b layer) having a larger lattice constant than the first layer.
(FR)La présente invention a trait à un dispositif à semi-conducteur à base de GaN vertical qui est en mesure de réduire la résistance tout en améliorant la performance de tenue au moyen d'une couche d'arrêt GaN de type P. Ce dispositif à semi-conducteur est caractérisé en ce qu'il comprend : une couche de reformation (27) qui inclut un canal placé sur la surface de la paroi d'une ouverture (28) ; une couche d'arrêt de type P (6) qui est dotée d'une surface d'extrémité de revêtement ; une couche de source (7) qui est en contact avec la couche d'arrêt de type P ; une électrode de grille (G) qui est placée sur la couche de reformation ; et une électrode de source (S) qui est placée autour de l'ouverture, laquelle couche de source est dotée d'une structure de super-réseau qui est un corps stratifié incluant une première couche (couche a) dotée d'une plus petite constante de réseau cristallin que la couche d'arrêt de type P et une seconde couche (couche b) dotée d'une plus grande constante de réseau cristallin que la première couche.
(JA)縦型GaN系半導体装置において、p型GaNバリア層による耐圧性能の向上を得ながら、オン抵抗を低くできる半導体装置を提供する。 開口部28壁面に位置するチャネルを含む再成長層27と、端面が被覆されるp型バリア層6と、p型バリア層上に接するソース層7と、再成長層の上に位置するゲート電極Gと、開口部の周囲に位置するソース電極Sとを備え、ソース層が超格子構造で構成され、該超格子構造が、p型バリア層よりも小さい格子定数を持つ第1の層(a層)と、該第1の層よりも格子定数が大きい第2の層(b層)との積層体である、ことを特徴とする。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)