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Pub. No.:    WO/2012/042723    International Application No.:    PCT/JP2011/004216
Publication Date: 05.04.2012 International Filing Date: 26.07.2011
G11C 11/41 (2006.01), G11C 11/413 (2006.01), G11C 11/419 (2006.01)
Applicants: PANASONIC CORPORATION [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP) (For All Designated States Except US).
KURODA, Naoki; (For US Only)
Inventors: KURODA, Naoki;
Agent: MAEDA, Hiroshi; Osaka-Marubeni Bldg.,5-7,Hommachi 2-chome, Chuo-ku, Osaka-shi, Osaka 5410053 (JP)
Priority Data:
2010-223964 01.10.2010 JP
2011-003176 11.01.2011 JP
(JA) 半導体記憶装置
Abstract: front page image
(EN)Provided is a device comprising a memory cell (1) connected to a read bit line and a write bit line pair, and a data amplifier (2) connected to the read bit line. A precharge potential reset circuit (3) sets the precharge potential of a non-selected write bit line pair to a potential relationship that corresponds to data held in the memory cell (1), the potential being set by using a function for generating the precharge potential in the write bit line pair according to the data in the memory cell (1) that are amplified by the data amplifier (2). Data in a non-selected memory cell (1) are thereby prevented from becoming corrupted during writing, the speed of operation is increased, and smaller surface area is achieved.
(FR)L'invention concerne un dispositif comprenant une cellule de mémoire (1) reliée à une ligne de bits de lecture et à une paire de lignes de bits d'écriture, et un amplificateur de données (2) relié à la ligne de bits de lecture. Un circuit de réinitialisation de potentiel de précharge (3) règle le potentiel de précharge d'une paire de lignes de bits d'écriture non sélectionnées à une relation de potentiel qui correspond aux données contenues dans la cellule de mémoire (1), le potentiel étant réglé en utilisant une fonction pour générer le potentiel de précharge dans la paire de lignes de bits d'écriture en fonction des données dans la cellule de mémoire (1) qui sont amplifiées par l'amplificateur de données (2). Les données d'une cellule de mémoire (1) non sélectionnée ne peuvent ainsi être corrompues pendant l'écriture, la vitesse de fonctionnement est accrue, et une plus petite surface est obtenue.
(JA) 読み出し用ビット線及び書き込み用ビット線対に繋がったメモリセル(1)と、読み出し用ビット線に繋がったデータ増幅器(2)とを備える。プリチャージ電位再設定回路(3)は、データ増幅器(2)で増幅されたメモリセル(1)のデータによって書き込み用ビット線対にプリチャージ電位を生成する機能を使って、選択されていない書き込み用ビット線対のプリチャージ電位をメモリセル(1)の保持データに相当する電位関係に設定する。これによって、書き込み時の非選択メモリセル(1)のデータ破壊を防止するとともに、動作を高速化し、かつ小面積化を実現する。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)