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1. (WO2012042077) CACHE MEMORY MODELLING METHOD AND SYSTEM
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2012/042077    International Application No.:    PCT/ES2011/000296
Publication Date: 05.04.2012 International Filing Date: 29.09.2011
IPC:
G06F 9/455 (2006.01), G06F 12/10 (2006.01), G06F 11/34 (2006.01)
Applicants: UNIVERSIDAD DE CANTABRIA [ES/ES]; Pabellón de Gobierno Avda. de los Castros, s/n E-39005 Santander (ES) (For All Designated States Except US).
POSADAS COBO, Héctor [ES/ES]; (ES) (For US Only).
BILLAR BONET, Eugenio [ES/ES]; (ES) (For US Only).
DIAZ SUAREZ, Luis [ES/ES]; (ES) (For US Only)
Inventors: POSADAS COBO, Héctor; (ES).
BILLAR BONET, Eugenio; (ES).
DIAZ SUAREZ, Luis; (ES)
Priority Data:
P201001284 30.09.2010 ES
Title (EN) CACHE MEMORY MODELLING METHOD AND SYSTEM
(ES) METODO Y SISTEMA DE MODELADO DE MEMORIA CACHE
(FR) PROCÉDÉ ET SYSTÈME DE MODÉLISATION DE MÉMOIRE CACHE
Abstract: front page image
(EN)The invention relates to a method for modelling a data cache memory of a destination processor, in order to simulate the behaviour of said data cache memory during the execution of a software code on a platform comprising said destination processor. According to the invention, the simulation is performed on a native platform having a processor different from the destination processor comprising the aforementioned data cache memory to be modelled, said modelling being performed by means of the execution, on the native platform, of a software code based on the software code to be executed on the destination platform, extended with information for modelling the behaviour of the data cache memory of the destination processor. The method of the invention comprises the following steps: the software code to be executed on the destination platform (101) is analysed (102) in order to identify basic blocks (104) of the code and a plurality of accessed variables in each block; annotations relating to the data cache memory to be simulated are added (106) to the code, said annotations comprising information for modelling the effect of the memory in the destination processor, thereby obtaining an annotated code (107); the annotated code is compiled (108); and the compiled annotated code is executed (109) together with a hardware model of the data cache memory. The step (106) in which the annotations relating to the data cache memory to be simulated are added to the code comprises the addition of information that can be used to obtain the addresses of the variables that the simulated data cache memory must access, in order to estimate if access to said variables will result in a cache hit or miss.
(ES)Un método de modelado de una memoria cache de datos de un procesador destino, para simular el comportamiento de dicha memoria cache de datos en la ejecución de un código software en una plataforma que comprenda dicho procesador destino, donde dicha simulación se realiza en una plataforma nativa que tiene un procesador diferente del procesador destino que comprende dicha memoria cache de datos que se va a modelar, donde dicho modelado se realiza mediante la ejecución en dicha plataforma nativa de un código software que se basa en dicho código software a ejecutar en dicha plataforma destino, extendido con información para modelar dicho comportamiento de dicha memoria cache de datos del procesador destino, donde el método comprende las etapas de: analizar (102) el código software a ejecutar en la plataforma destino (101) para identificar unos bloques básicos (104) de dicho código y una pluralidad de variables accedidas en cada bloque; añadir (106) a dicho código anotaciones relativas a la memoria cache de datos a simular, donde dichas anotaciones comprenden información para modelar el efecto de dicha memoria en el procesador destino, obteniéndose un código anotado (107); compilar (108) dicho código anotado; ejecutar (109) dicho código anotado compilado junto con un modelo hardware de dicha memoria cache de datos. La etapa de añadir (106) a dicho código anotaciones relativas a la memoria cache de datos a simular comprende añadir información que permite obtener las direcciones de las variables que dicha memoria cache de datos simulada debe acceder, para así estimar si cada acceso a dichas variables resulta en un acierto o en un fallo de memoria cache de datos.
(FR)L'invention concerne un procédé de modélisation d'une mémoire cache de données d'un processeur destinataire, pour simuler le comportement de ladite mémoire cache de données lors de l'exécution d'un code logiciel au niveau d'une plateforme qui comprend ledit processeur destinataire, ladite simulation étant effectuée au niveau d'une plateforme native présentant un processeur différent du processeur destinataire qui comprend ladite mémoire cache de données qui est modélisée, ladite modélisation étant effectuée par exécution, au niveau de ladite plateforme native, d'un code logiciel qui est fondé sur ledit code logiciel à exécuter au niveau de ladite plateforme destinataire, étendu à l'aide d'informations pour modéliser ledit comportement de ladite mémoire cache de données du processeur destinataire, le procédé comprenant les étapes consistant: à analyser (102) le code logiciel à exécuter au niveau de la plateforme destinataire (101) pour identifier des blocs de base (104) dudit code et une pluralité de variables auxquelles la mémoire cache à accès dans chaque bloc; à ajouter (106), à chaque code, des annotations relatives à la mémoire cache de données à simuler, lesdites annotations comprenant des informations pour modéliser l'effet de ladite mémoire dans le processeur destinataire, un code annoté (107) étant ainsi obtenu; à compiler (108) ledit code annoté; à exécuter (109) ledit code annoté compilé conjointement à un modèle matériel de ladite mémoire cache de données. L'étape d'ajout (106) audit code d' annotations relatives à la mémoire cache de données à simuler consiste à ajouter des informations qui permettent d'obtenir les adresses des variables auxquelles ladite mémoire cache de données simulée doit accéder, pour ainsi évaluer si chaque accès auxdites variables entraîne une réussite ou un échec de la mémoire cache de données.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Spanish (ES)
Filing Language: Spanish (ES)