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1. (WO2012041919) REFERENCE CLOCK SAMPLING DIGITAL PLL / FLL
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2012/041919    International Application No.:    PCT/EP2011/066894
Publication Date: 05.04.2012 International Filing Date: 28.09.2011
IPC:
H03L 7/091 (2006.01), H03L 7/099 (2006.01)
Applicants: ST-ERICSSON SA [CH/CH]; Chemin du Champ-des-Filles 39 CH-1228 Plan-les-Ouates (CH) (For All Designated States Except US).
MATEMAN, Paul [NL/NL]; (NL) (For US Only).
FRAMBACH, Johannes, Petrus, Antonius [NL/NL]; (NL) (For US Only)
Inventors: MATEMAN, Paul; (NL).
FRAMBACH, Johannes, Petrus, Antonius; (NL)
Agent: STRÖM & GULLIKSSON AB; P.O. Box 4188 S-203 13 Malmö (SE)
Priority Data:
61/388,311 30.09.2010 US
13/198,389 04.08.2011 US
Title (EN) REFERENCE CLOCK SAMPLING DIGITAL PLL / FLL
(FR) PLL / FLL NUMÉRIQUE D'ÉCHANTILLONNAGE D'HORLOGE DE RÉFÉRENCE
Abstract: front page image
(EN)A digital phase locked loop (DPLL) operates in the frequency domain. The period (and hence frequency) of a reference frequency clock signal is determined by sampling with a (higher frequency) digitally controlled oscillator (DCO) clock. The period is compared to the period representation of a desired frequency, and the frequency error signal is integrated in a loop filter and applied as a control input to the DCO. To prevent spurious emissions resulting from the accumulation of quantization errors in the frequency determination and comparison operations, the arrival time of state transition edges of the reference frequency clock signal are randomized prior to sampling. The edge randomization control signal preferably has a triangular probability density function, and its spectrum has most significant energy outside the loop bandwidth of the DPLL; hence, the spurious emissions caused by the accumulation of quantization errors are filtered out by the loop filter.
(FR)La boucle à phase asservie numérique (DPLL) selon l'invention opère dans le domaine de fréquence. La période (par conséquent la fréquence) d'un signal d'horloge à fréquence de référence est déterminée en échantillonnant avec une horloge à oscillateur à commande numérique (DCO) (de fréquence supérieure). La période est comparée à la représentation de période d'une fréquence désirée, et le signal d'erreur de fréquence est intégré dans un filtre de boucle et appliqué à une entrée de contrôle du DCO. Pour prévenir les émissions indésirables résultant de l'accumulation d'erreurs de quantification dans la détermination de la fréquence et les opérations de comparaison, le temps d'arrivée des bords de transition d'état du signal d'horloge à fréquence de référence est randomisé avant l'échantillonnage. Le signal de contrôle de randomisation de bord a de préférence une fonction de densité de probabilité triangulaire, et son spectre a l'énergie la plus importante à l'extérieur de la bande passante de boucle de la DPLL; ainsi, les émissions indésirables causées par l'accumulation d'erreurs de quantification sont filtrées par le filtre de boucle.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)