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Pub. No.:    WO/2012/041071    International Application No.:    PCT/CN2011/075127
Publication Date: 05.04.2012 International Filing Date: 01.06.2011
H01L 21/336 (2006.01), H01L 21/8238 (2006.01), H01L 21/8234 (2006.01), H01L 29/78 (2006.01)
Applicants: INSTITUTE OF MICROELECTRONICS, CHINESE ACADEMY OF SCIENCES [CN/CN]; FAN, Zhengping No.3 Beitucheng West Road Chaoyang District Beijing 100029 (CN) (For All Designated States Except US).
ZHU, Huilong [US/US]; (US) (For US Only).
YIN, Haizhou [CN/US]; (US) (For US Only).
LUO, Zhijiong [US/US]; (US) (For US Only).
LIANG, Qingqing [CN/US]; (US) (For US Only)
Inventors: ZHU, Huilong; (US).
YIN, Haizhou; (US).
LUO, Zhijiong; (US).
LIANG, Qingqing; (US)
Agent: BEIJING BLUEIP INTELLECTUAL PROPERTY AGENCY FIRM; CHEN, Hong Room 1803, No. 4 Building, No. 1 Shangdi Shi Avenue Haidian District Beijing 100085 (CN)
Priority Data:
201010299028.1 29.09.2010 CN
(ZH) 半导体器件及其制造方法
Abstract: front page image
(EN)A semiconductor device and a manufacturing method thereof are provided. The semiconductor device comprises: a semiconductor substrate (10); a shallow trench isolation (STI) (14) which is embedded in the semiconductor substrate (10) and forms at least one semiconductor opening region; a channel region disposed in the semiconductor opening region; a gate stack which comprises a gate dielectric layer (19) and a gate conductive layer (20) and is disposed over the channel region; source/drain regions (25) which are disposed at the two sides of the channel region and comprise first crystal seed layers which are provided at the two sides of the gate stack oppositely and adjacent to the STI (14); wherein, the upper surface of the STI (14) is higher or sufficiently close to the upper surface of the gate dielectric layer (19). The semiconductor device and the manufacturing method thereof can increase stresses in the channel regions so as to enhance device performance.
(FR)L'invention concerne un dispositif à semi-conducteur et un procédé de fabrication de celui-ci. Le dispositif à semi-conducteur comprend : un substrat semi-conducteur (10); une isolation par tranchée peu profonde (STI) (14) qui est intégrée dans le substrat semi-conducteur (10) et forme au moins une région d'ouverture de semi-conducteur; une région de canal disposée dans la région d'ouverture de semi-conducteur; un empilement de grille qui comprend une couche diélectrique de grille (19) et une couche conductrice de grille (20) et qui est disposé au-dessus de la région de canal; des régions de source/de drain (25) qui sont disposées sur les deux côtés de la région de canal et comprennent des premières couches de germes cristallins qui sont disposées sur les deux côtés de l'empilement de grille, adjacentes et opposées à l'isolation STI (14). La surface supérieure de l'isolation STI (14) est plus élevée ou suffisamment proche de la surface supérieure de la couche diélectrique de grille (19). Le dispositif à semi-conducteur et le procédé de fabrication correspondant peuvent augmenter les contraintes dans les régions de canal, afin d'améliorer les performances du dispositif.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
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European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)