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1. (WO2011156041) INTEGRATED CIRCUIT DEVICE TIMING CALIBRATION
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2011/156041    International Application No.:    PCT/US2011/029144
Publication Date: 15.12.2011 International Filing Date: 21.03.2011
IPC:
G11C 7/22 (2006.01), H04L 7/00 (2006.01)
Applicants: RAMBUS INC. [US/US]; 1050 Enterprise Way, Suite 700 Sunnyvale, CA 94089 (US) (For All Designated States Except US).
OH, Kyung Suk [US/US]; (US) (For US Only).
FRANS, Yohan U. [ID/US]; (US) (For US Only).
BANSAL, Akash [IN/US]; (US) (For US Only).
LEIBOWITZ, Brian S. [US/US]; (US) (For US Only)
Inventors: OH, Kyung Suk; (US).
FRANS, Yohan U.; (US).
BANSAL, Akash; (US).
LEIBOWITZ, Brian S.; (US)
Agent: PARK, A. Richard; 2820 Fifth Street Davis, CA 95616 (US)
Priority Data:
61/352,621 08.06.2010 US
Title (EN) INTEGRATED CIRCUIT DEVICE TIMING CALIBRATION
(FR) ETALONNAGE DE SYNCHRONISATION D'UN DISPOSITIF DE CIRCUIT INTÉGRÉ
Abstract: front page image
(EN)Techniques for performing timing calibration for an integrated circuit (IC) device are described. During operation, a first integrated circuit device transmits a first calibration pattern having differently delayed rising edge transitions with respect to a timing reference. The first integrated circuit device additionally transmits a second calibration pattern having differently delayed falling edge transitions with respect to the timing reference. Next, the first integrated circuit generates a timing offset for transmitting data from the first integrated circuit device. This timing offset is derived from information received from a second integrated circuit device sampling the first calibration pattern and the second calibration pattern.
(FR)La présente invention concerne des techniques pour réaliser l'étalonnage de la synchronisation d'un dispositif de circuit intégré. En service, un premier dispositif de circuit intégré transmet un premier modèle d'étalonnage comportant des transitions de type front montant ayant des retards différents par rapport à une référence de synchronisation. Le premier dispositif de circuit intégré transmet en outre un second modèle d'étalonnage comportant des transitions de type front descendant ayant des retards différents par rapport à la référence de synchronisation. Ensuite, le premier dispositif de circuit intégré produit un décalage de synchronisation pour la transmission de données à partir du premier dispositif de circuit intégré. Ce décalage de synchronisation est obtenu à partir d'informations reçues d'un second dispositif de circuit intégré échantillonnant le premier modèle d'étalonnage et le second modèle d'étalonnage.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)