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1. (WO2011153843) METHOD FOR MAKING METAL GATE STACK STRUCTURE IN GATE FIRST PROCESS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2011/153843    International Application No.:    PCT/CN2011/071055
Publication Date: 15.12.2011 International Filing Date: 17.02.2011
IPC:
H01L 21/8238 (2006.01), H01L 21/336 (2006.01), H01L 21/316 (2006.01)
Applicants: INSTITUTE OF MICROELECTRONICS, CHINESE ACADEMY OF SCIENCES [CN/CN]; No.3 Beitucheng West Road Chaoyang District Beijing 100029 (CN) (For All Designated States Except US).
XU, Qiuxia [CN/CN]; (CN) (For US Only).
LI, Yongliang [CN/CN]; (CN) (For US Only)
Inventors: XU, Qiuxia; (CN).
LI, Yongliang; (CN)
Agent: CHINA SCIENCE PATENT & TRADEMARK AGENT LTD.; 25/F., Bldg. B, Tsinghua Tongfang Hi-Tech Plaza No.1, Wangzhuang Rd. Haidian District Beijing 100083 (CN)
Priority Data:
201010199969.8 08.06.2010 CN
Title (EN) METHOD FOR MAKING METAL GATE STACK STRUCTURE IN GATE FIRST PROCESS
(FR) PROCÉDÉ DE FABRICATION D'UNE STRUCTURE D'EMPILEMENT DE GRILLE MÉTALLIQUE LORS D'UN PROCESSUS « GATE FIRST »
(ZH) 一种先栅工艺中叠层金属栅结构的制备方法
Abstract: front page image
(EN)A method for making the metal gate stack structure in gate first process is provided. After forming the conventional Local Oxidation of Silicon (LOCOS) and Shallow Trench Isolation (STI), the method comprising the following steps: growing a ultra-thin interfacial oxide or a nitrogen oxide layer on a semiconductor substrate using rapid thermal oxidation or chemical method; depositing a high dielectric constant (K) gate dielectric on the ultra-thin interfacial oxide layer, rapid thermal annealing after the deposition of the high K gate dielectric; depositing a TiN metal gate; depositing a AlN or TaN barrier layer; depositing a polysilicon (1) film and a SiO2 hard mask (2), and then carrying out the lithography and the etching of the SiO2 hard mask (2); and after removing the glue, etching the polysilicon (1) film/metal gate/high K gate dielectric layer in turn to form the metal gate stack structure. The method is suitable for the need of the high K gate dielectric/metal gate integration in nano-CMOS devices, and facilitates the achievement of high K gate dielectric/metal gate integration.
(FR)La présente invention concerne un procédé de fabrication d'une structure d'empilement de grille métallique lors d'un processus « Gate First ». Après la formation de la traditionnelle isolation par tranchée peu profonde (STI) et par oxydation locale du silicium (LOCOS), le procédé comprend les étapes suivantes : la croissance d'une couche ultramince d'oxyde interfacial ou d'oxyde d'azote sur un substrat semi-conducteur à l'aide d'un procédé chimique ou d'une thermo-oxydation rapides; le dépôt d'un diélectrique de grille à constante diélectrique (K) élevée sur la couche ultramince d'oxyde interfacial et la réalisation d'un recuit thermique rapide après le dépôt du diélectrique de grille à K élevée; le dépôt d'une grille métallique de TiN; le dépôt d'une couche d'arrêt d'AlN ou de TaN; le dépôt d'un film de polysilicium (1) et d'un masque dur de SiO2 (2), puis la réalisation de la lithographie et de la gravure du masque dur de SiO2 (2); et, après le retrait de la colle, la gravure du film de polysilicium (1)/de la grille métallique/de la couche de diélectrique de grille à K élevée à tour de rôle pour former la structure d'empilement de grille métallique. Ledit procédé répond au besoin d'intégration du diélectrique de grille à K élevée/de la grille métallique dans les nanodispositifs CMOS, et facilite la réalisation de cette intégration de diélectrique de grille à K élevée/grille métallique.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)