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1. (WO2011153609) MULTI-CHIP PACKAGE WITH PILLAR CONNECTION
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2011/153609    International Application No.:    PCT/CA2011/000446
Publication Date: 15.12.2011 International Filing Date: 18.04.2011
IPC:
H01L 23/488 (2006.01)
Applicants: MOSAID TECHNOLOGIES INCORPORATED [CA/CA]; 11 Hines Road, Suite 203 Ottawa, Ontario K2K 2X1 (CA) (For All Designated States Except US).
SCHUETZ, Roland [CA/CA]; (CA) (For US Only)
Inventors: SCHUETZ, Roland; (CA)
Agent: AUERBACK, Harvey; Mosaid Technologies Incorporated 11 Hines Road, Suite 203 Ottawa, Ontario K2K 2X1 (CA)
Priority Data:
61/352,624 08.06.2010 US
Title (EN) MULTI-CHIP PACKAGE WITH PILLAR CONNECTION
(FR) MODULE MULTIPUCE DOTÉ D'UNE LIAISON PAR MONTANTS
Abstract: front page image
(EN)A semiconductor device has a substrate having a first plurality of substrate bonding pads disposed on a bonding surface thereof. A plurality of semiconductor dice is disposed on the substrate. Each die of the plurality of dice has a first plurality of die bonding pads arranged along at least one first edge thereof. A plurality of bonding pillars extends substantially vertically from the substrate bonding pads. Each bonding pillar electrically connects one of the first plurality of substrate bonding pads to a corresponding one of the first plurality of die bonding pads. A method of assembling a semiconductor device is also described.
(FR)La présente invention concerne un dispositif à semi-conducteur qui comprend un substrat comportant une première pluralité de plots de connexion de substrat situés sur une surface de liaison de ce substrat. Une pluralité de dés semi-conducteurs se trouvent sur le substrat. Chaque dé de la pluralité de dés possède une première pluralité de plots de connexion de dé placés le long d'au moins un premier bord de ce dé. Une pluralité de montants de liaison s'étendent de manière sensiblement verticale depuis les plots de connexion de substrat. Chaque montant de liaison connecte électriquement un plot de la première pluralité de plots de connexion de substrat à un plot correspondant de la première pluralité de plots de connexion de dé. Un procédé d'assemblage d'un dispositif à semi-conducteur est également décrit.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)