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Pub. No.:    WO/2011/152286    International Application No.:    PCT/JP2011/062144
Publication Date: 08.12.2011 International Filing Date: 20.05.2011
H01L 21/8242 (2006.01), H01L 21/02 (2006.01), H01L 21/20 (2006.01), H01L 21/265 (2006.01), H01L 21/324 (2006.01), H01L 21/8234 (2006.01), H01L 21/8247 (2006.01), H01L 27/08 (2006.01), H01L 27/088 (2006.01), H01L 27/108 (2006.01), H01L 27/115 (2006.01), H01L 27/12 (2006.01), H01L 29/786 (2006.01), H01L 29/788 (2006.01), H01L 29/792 (2006.01)
Applicants: SEMICONDUCTOR ENERGY LABORATORY CO., LTD. [JP/JP]; 398, Hase, Atsugi-shi, Kanagawa 2430036 (JP) (For All Designated States Except US).
ISOBE, Atsuo [JP/JP]; (JP) (For US Only).
IEDA, Yoshinori; (For US Only).
IMAI, Keitaro; (For US Only).
KATO, Kiyoshi; (For US Only).
YAKUBO, Yuto; (For US Only).
HATA, Yuki; (For US Only)
Inventors: ISOBE, Atsuo; (JP).
IEDA, Yoshinori; .
IMAI, Keitaro; .
KATO, Kiyoshi; .
YAKUBO, Yuto; .
HATA, Yuki;
Priority Data:
2010-129278 04.06.2010 JP
Abstract: front page image
(EN)The semiconductor device is provided in which a plurality of memory cells each including a first transistor, a second transistor, and a capacitor is arranged in matrix and a wiring (also referred to as a bit line) for connecting one of the memory cells and another one of the memory cells and a source or drain region in the first transistor are electrically connected through a conductive layer and a source or drain electrode in the second transistor provided therebetween. With this structure, the number of wirings can be reduced in comparison with a structure in which the source or drain electrode in the first transistor and the source or drain electrode in the second transistor are connected to different wirings. Thus, the integration degree of a semiconductor device can be increased.
(FR)La présente invention concerne un dispositif semi-conducteur disposé dans plusieurs cellules mémoire comprenant chacune un premier transistor, un second transistor, et un condensateur est disposé dans une matrice et un câblage (également désigné par ligne de bit) destiné à connecter une des cellules mémoire et une autre des cellules mémoire et une zone source ou déversoir dans le premier transistor sont connectés électriquement par une couche conductrice et une électrode source ou déversoir dans le second transistor disposé entre celles-ci. Cette structure permet de réduire le nombre de câblages en comparaison d'une structure dans laquelle l'électrode source ou déversoir dans le premier transistor et l'électrode source ou déversoir dans le second transistor sont connectées à différents câblages. Cela permet ainsi d'augmenter le degré d'intégration d'un dispositif semi-conducteur.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)