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1. (WO2011148920) MULTIPROCESSOR SYSTEM, EXECUTION CONTROL METHOD, EXECUTION CONTROL PROGRAM
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2011/148920    International Application No.:    PCT/JP2011/061812
Publication Date: 01.12.2011 International Filing Date: 24.05.2011
IPC:
G06F 15/167 (2006.01), G06F 13/12 (2006.01), G06F 13/362 (2006.01)
Applicants: NEC CORPORATION [JP/JP]; 7-1, Shiba 5-chome, Minato-ku, Tokyo 1088001 (JP) (For All Designated States Except US).
TAKEUCHI, Toshiki [JP/JP]; (JP) (For US Only).
IGURA, Hiroyuki [JP/JP]; (JP) (For US Only)
Inventors: TAKEUCHI, Toshiki; (JP).
IGURA, Hiroyuki; (JP)
Agent: MATSUMOTO, Masao; 2910, West Park Tower Ikebukuro, 21-13, Nishi-Ikebukuro 3-chome, Toshima-ku, Tokyo 1710021 (JP)
Priority Data:
2010-120241 26.05.2010 JP
Title (EN) MULTIPROCESSOR SYSTEM, EXECUTION CONTROL METHOD, EXECUTION CONTROL PROGRAM
(FR) SYSTÈME MULTIPROCESSEUR, PROCÉDÉ DE CONTRÔLE D'EXÉCUTION, PROGRAMME DE CONTRÔLE D'EXÉCUTION
(JA) マルチプロセッサシステム、実行制御方法、実行制御プログラム
Abstract: front page image
(EN)Disclosed is a multiprocessor system which allows faster parallel execution control processing without impairing flexibility or scalability. The disclosed multiprocessor system is provided with one or a plurality of main processors (10), a plurality of sub-processors (30 to 3n), and an execution control circuit (20) for performing execution control of each of the sub-processors (30 to 3n); wherein the execution control circuit (20) is provided with an execution control-use processor (21) for execution control processing of each of the sub-processors, control bus output means for command trigger use for each of the sub-processors, status bus input means for use of notification of status from each of the sub-processors, an assessment circuit (24) for assessing whether or not a status notification is in a one-to-one dependency relationship with a processing command to be issued next upon the operation sequence and is to be processed at high speed, a status accelerator (25) for issuing a processing trigger command corresponding with the case in which high-speed processing is to be performed, and a status FIFO control unit (26) for using the execution control-use processor to process the status notification.
(FR)La présente invention concerne un système multiprocesseur qui permet un traitement de contrôle d'exécution parallèle plus rapide sans nuire à la flexibilité ni à l'évolutivité. Le système multiprocesseur présenté comporte un ou une pluralité de processeurs principaux (10), une pluralité de sous-processeurs (30 à 3n) et un circuit de contrôle d'exécution (20) conçu pour procéder à un contrôle d'exécution de chacun des sous-processeurs (30 à 3n). Le circuit de contrôle d'exécution (20) comprend un processeur à usage de contrôle d'exécution (21) destiné à un traitement de contrôle d'exécution portant sur chacun des sous-processeurs, un moyen de sortie de bus de contrôle permettant de commander une utilisation d'un déclencheur pour chacun des sous-processeurs, un moyen d'entrée de bus d'état conçu pour utiliser une notification d'état provenant de chacun des sous-processeurs, un circuit d'évaluation (24) destiné à évaluer si une notification d'état se trouve ou non dans une relation de dépendance d'une pour une par rapport à une commande de traitement devant être émise juste après la séquence de fonctionnement et si elle doit ou non être traitée à grande vitesse, un accélérateur d'état (25) destiné à émettre une commande de déclencheur de traitement correspondant au cas dans lequel un traitement à grande vitesse doit être effectué, ainsi qu'une unité de contrôle FIFO d'état (26) permettant d'utiliser le processeur à usage de contrôle d'exécution pour traiter la notification d'état.
(JA) 並列実行制御処理の柔軟性、拡張性を損なわずに高速化を可能とする。 1つまたは複数のメインプロセッサ10及び複数のサブプロセッサ30~3nと、各サブプロセッサ30~3nの実行制御を行う実行制御回路20とを備え、実行制御回路20は、各サブプロセッサの実行制御処理のための実行制御用プロセッサ21と、各サブプロセッサのコマンド起動用のコントロールバス出力手段と、各サブプロセッサからのステータス通知用のステータスバス入力手段と、ステータス通知が動作シーケンス上で次に発行される処理コマンドと1対1の依存関係にあり高速処理するか否かを判定する判定回路24と、高速処理する場合に対応する処理起動コマンドを発行するステータスアクセラレータ25と、実行制御用プロセッサを用いてステータス通知を処理するためのステータスFIFO制御部26とを備えるマルチプロセッサシステムを提供する。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)