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1. (WO2011148552) CACHE CONTROLLER AND CONTROL METHOD THEREOF
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2011/148552    International Application No.:    PCT/JP2011/001710
Publication Date: 01.12.2011 International Filing Date: 23.03.2011
IPC:
G06F 12/08 (2006.01)
Applicants: Panasonic Corporation [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP) (For All Designated States Except US).
SUMIDA, Mamoru; (For US Only)
Inventors: SUMIDA, Mamoru;
Agent: OGURI, Shohei; Eikoh Patent Firm, Toranomon East Bldg. 10F, 7-13, Nishi-Shimbashi 1-chome, Minato-ku, Tokyo 1050003 (JP)
Priority Data:
2010-119440 25.05.2010 JP
Title (EN) CACHE CONTROLLER AND CONTROL METHOD THEREOF
(FR) CONTRÔLEUR DE MÉMOIRE CACHE ET SON PROCÉDÉ DE CONTRÔLE
(JA) キャッシュコントローラ及びその制御方法
Abstract: front page image
(EN)When access from a master is determined to match with a condition in an invalidation range setting unit (121), a cache controller (110) forcibly resets a VALID flag (113) of a relevant address in a tag memory (111) by an invalidation judgment circuit (120) and a tag memory modification unit (122). Accordingly, cache data of the relevant address wherein the VALID flag is reset is destroyed without being written back to a memory (104). Then, data to be accessed by the master is written over in accordance with the relevant address. Therefore, a cache controller capable of reducing a processing load of a processor when the cache data is destroyed, can be provided.
(FR)Lorsqu'il est déterminé qu'un accès d'un maître correspond à une condition dans une unité de paramétrage de plage d'invalidation (121), un contrôleur de mémoire cache (110) réinitialise automatiquement un drapeau VALIDE (113) d'une adresse pertinente d'une mémoire d'étiquette (111) au moyen d'un circuit d'évaluation d'invalidation (120) et d'une unité de modification de mémoire d'étiquette (122). Par conséquent, les données de mémoire cache de l'adresse pertinente à laquelle le drapeau VALIDE est réinitialisé sont supprimées sans être réécrites dans une mémoire (104). Les données auxquelles le maître a accédé sont alors écrasées en fonction de l'adresse pertinente. Il peut donc être proposé un contrôleur de mémoire cache permettant de réduire une charge de traitement d'un processeur quand les données de mémoire cache sont supprimées.
(JA) マスタからのアクセスが無効化範囲設定部121の条件に合致すると判定された場合、キャッシュコントローラ110は、無効化判定回路120及びタグメモリ改変部122により、タグメモリ111内の該当するアドレスのVALIDフラグ113を強制的にリセットする。これにより、VALIDフラグがリセットされた、該当するアドレスのキャッシュデータはメモリ104に書き戻されることなく破棄される。そして、マスタによってアクセスされるデータが該当するアドレスに従って上書きされる。したがって、キャッシュコントローラ内のキャッシュデータを破棄する際、プロセッサによる処理の負荷を軽減可能なキャッシュコントローラを提供できる。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)