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1. (WO2011148424) THIN FILM SEMICONDUCTOR DEVICE FOR DISPLAY DEVICE, DISPLAY DEVICE, AND METHOD FOR MANUFACTURING THIN FILM SEMICONDUCTOR DEVICE FOR DISPLAY DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2011/148424    International Application No.:    PCT/JP2010/003557
Publication Date: 01.12.2011 International Filing Date: 27.05.2010
Chapter 2 Demand Filed:    01.12.2010    
IPC:
G09F 9/30 (2006.01)
Applicants: PANASONIC CORPORATION [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP) (For All Designated States Except US).
KANEGAE, Arinobu; (For US Only).
HOTTA, Sadayoshi; (For US Only)
Inventors: KANEGAE, Arinobu; .
HOTTA, Sadayoshi;
Agent: NII, Hiromori; c/o NII Patent Firm, 6F, Tanaka Ito Pia Shin-Osaka Bldg.,3-10, Nishi Nakajima 5-chome, Yodogawa-ku, Osaka-city, Osaka 5320011 (JP)
Priority Data:
Title (EN) THIN FILM SEMICONDUCTOR DEVICE FOR DISPLAY DEVICE, DISPLAY DEVICE, AND METHOD FOR MANUFACTURING THIN FILM SEMICONDUCTOR DEVICE FOR DISPLAY DEVICE
(FR) DISPOSITIF SEMICONDUCTEUR À COUCHES MINCES POUR DISPOSITIF D'AFFICHAGE, DISPOSITIF D'AFFICHAGE ET PROCÉDÉ DE FABRICATION D'UN DISPOSITIF SEMICONDUCTEUR À COUCHES MINCES POUR DISPOSITIF D'AFFICHAGE
(JA) 表示装置用薄膜半導体装置、表示装置及び表示装置用薄膜半導体装置の製造方法
Abstract: front page image
(EN)Disclosed is a thin film semiconductor device for a display device, which comprises a gate wiring line having low electrical resistance, while reducing the parasitic capacitance in a region where the gate wiring line and a metal wiring line intersect each other by forming a gate electrode and the gate wiring line so as to have appropriate film thicknesses respectively. Specifically disclosed is a thin film semiconductor device for a display device, which comprises: a gate wiring line (21) that is composed of a first gate wiring line (120) and a second gate wiring line (122); a first gate electrode that is extended from the first gate wiring line (120); a gate insulating film; an insulating layer (150); a source wiring line (22); and a power supply wiring line (23). The second gate wiring line (122) is formed to have a predetermined thickness on the first gate wiring line (120) in regions other than the region where the source wiring line (22) and the power supply wiring line (23) intersect each other, and the insulating layer (150) is formed to have the predetermined thickness between the source wiring line (22) and the power supply wiring line (23) in the above-mentioned intersecting region.
(FR)L'invention concerne un dispositif semiconducteur à couches minces pour un dispositif d'affichage, comprenant une ligne de câblage de grille à faible résistance électrique, tout en réduisant la capacité parasite dans une région où la ligne de câblage de grille et une ligne de câblage métallique se coupent en formant une électrode de grille et la ligne de câblage de grille, afin d'avoir des épaisseurs appropriées des films. Plus spécifiquement, l'invention concerne un dispositif semiconducteur à couches minces pour un dispositif d'affichage, comprenant : une ligne de câblage de grille (21) qui est composée d'une première ligne de câblage de grille (120) et d'une seconde ligne de câblage de grille (122) ; une première électrode de grille qui s'étend à partir de la première ligne de câblage de grille (120) ; un film d'isolation de grille ; une couche d'isolation (150) ; une ligne de câblage de source (22) ; et une ligne de câblage d'alimentation électrique (23). La seconde ligne de câblage de grille (122) est formée de manière à avoir une épaisseur prédéterminée sur la première ligne de câblage de grille (120) dans des régions autres que celle où la ligne de câblage de source (22) et la ligne de câblage d'alimentation électrique (23) se coupent et la couche d'isolation (150) est formée pour avoir l'épaisseur prédéterminée entre la ligne de câblage de source (22) et la ligne de câblage d'alimentation électrique (23) dans ladite région d'intersection.
(JA) ゲート電極及びゲート配線を、それぞれに適した膜厚で形成することで、ゲート配線と金属配線との間の交差領域における寄生容量を低減しつつ、ゲート配線の電気抵抗の小さい表示装置用薄膜半導体装置を提供する。表示装置用薄膜半導体装置は、第1ゲート配線(120)及び第2ゲート配線(122)からなるゲート配線(21)と、第1ゲート配線(120)から延設された第1ゲート電極と、ゲート絶縁膜と、絶縁層(150)と、ソース配線(22)と、電源配線(23)とを備える。第2ゲート配線(122)は、ソース配線(22)と電源配線(23)との交差領域以外の第1ゲート配線(120)上に所定厚さで形成され、絶縁層(150)は、上記交差領域であってソース配線(22)と電源配線(23)との間に上記所定厚さで形成される。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)