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1. (WO2011148409) THIN FILM SEMICONDUCTOR DEVICE, DISPLAY DEVICE, AND PROCESS FOR PRODUCTION OF THIN FILM SEMICONDUCTOR DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2011/148409    International Application No.:    PCT/JP2010/003463
Publication Date: 01.12.2011 International Filing Date: 24.05.2010
IPC:
G09F 9/30 (2006.01), G02F 1/1368 (2006.01), H01L 29/786 (2006.01), H01L 51/50 (2006.01)
Applicants: PANASONIC CORPORATION [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP) (For All Designated States Except US).
KANEGAE, Arinobu; (For US Only).
HOTTA, Sadayoshi; (For US Only)
Inventors: KANEGAE, Arinobu; .
HOTTA, Sadayoshi;
Agent: NII, Hiromori; c/o NII Patent Firm, 6F, Tanaka Ito Pia Shin-Osaka Bldg.,3-10, Nishi Nakajima 5-chome, Yodogawa-ku, Osaka-city, Osaka 5320011 (JP)
Priority Data:
Title (EN) THIN FILM SEMICONDUCTOR DEVICE, DISPLAY DEVICE, AND PROCESS FOR PRODUCTION OF THIN FILM SEMICONDUCTOR DEVICE
(FR) DISPOSITIF SEMICONDUCTEUR À COUCHES MINCES, DISPOSITIF D'AFFICHAGE ET PROCÉDÉ DE FABRICATION D'UN DISPOSITIF SEMICONDUCTEUR À COUCHES MINCES
(JA) 薄膜半導体装置、表示装置及び薄膜半導体装置の製造方法
Abstract: front page image
(EN)Disclosed is a thin film semiconductor device for use in a display device, which comprises a gate electrode (41), a gate insulating film (130A) formed on the gate electrode (41), a semiconductor layer formed on the gate insulating film (130A), a first transistor electrode (42) formed on the semiconductor layer, a second transistor electrode (43) formed on the semiconductor layer, and a wiring line (22) formed on at least one electrode selected from the first transistor electrode (42) and the second transistor electrode (43), electrically connected to the at least one electrode, separated from the at least one electrode, and having a higher thickness than that of the at least one electrode. In the thin film semiconductor device, the wiring at low resistance can be achieved by increasing the thickness of the wiring line (22) and the flatness of an area laying between the electrodes can be maintained by decreasing the thicknesses of the electrodes.
(FR)L'invention concerne un dispositif semiconducteur à couches minces destiné à être utilisé dans un dispositif d'affichage, comprenant une électrode de grille (41), un film d'isolation de grille (130A) formé sur l'électrode de grille (41), une couche semiconductrice formée sur le film d'isolation de grille (130A), une première électrode de transistor (42) formée sur la couche semiconductrice, une seconde électrode de transistor (43) formée sur la couche semiconductrice et une ligne de câblage (22) formée sur au moins une électrode choisie parmi la première électrode de transistor (42) et la seconde électrode de transistor (43), qui est connectée électriquement à ladite ou auxdites électrodes, qui est séparée de ladite ou desdites électrodes et qui a une épaisseur supérieure à celle de ladite ou desdites électrodes. Sur le dispositif semiconducteur à couches minces, le câblage à faible résistance peut être obtenu par augmentation de l'épaisseur de la ligne de câblage (22) et la planéité d'une surface se trouvant entre les électrodes peut être maintenue par réduction de l'épaisseur des électrodes.
(JA) ゲート電極(41)と、ゲート電極(41)上に形成されたゲート絶縁膜(130A)と、ゲート絶縁膜(130A)上に形成された半導体層と、半導体層上に形成された第1トランジスタ電極(42)と、半導体層上に形成された第2トランジスタ電極(43)と、第1トランジスタ電極(42)および第2トランジスタ電極(43)の少なくともいずれか一方の電極上に形成され、前記一方の電極と電気的に接続され、前記一方の電極と別体であって前記一方の電極の膜厚より厚い配線(22)とを具備した表示装置用薄膜半導体装置は、配線(22)の膜厚を大きくすることで低抵抗である配線を達成しつつ、電極の膜厚を小さくすることで電極間の領域の平坦性を維持する。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)