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1. (WO2011142458) SEMICONDUCTOR INTEGRATED CIRCUIT AND METHOD OF PRODUCING SAME
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2011/142458    International Application No.:    PCT/JP2011/061066
Publication Date: 17.11.2011 International Filing Date: 13.05.2011
Chapter 2 Demand Filed:    13.03.2012    
IPC:
H01L 21/8247 (2006.01), H01L 27/115 (2006.01), H01L 29/788 (2006.01), H01L 29/792 (2006.01)
Applicants: TOHOKU UNIVERSITY [JP/JP]; 1-1, Katahira 2-chome, Aoba-ku, Sendai-shi, Miyagi 9808577 (JP) (For All Designated States Except US).
ENDOH Tetsuo [JP/JP]; (JP) (For US Only).
Seo Moon-Sik [KR/JP]; (JP) (For US Only)
Inventors: ENDOH Tetsuo; (JP).
Seo Moon-Sik; (JP)
Agent: HIRAYAMA Kazuyuki; 6th Floor, Shinjukugyoen Bldg., 3-10, Shinjuku 2-chome, Shinjuku-ku, Tokyo 1600022 (JP)
Priority Data:
2010-112705 14.05.2010 JP
Title (EN) SEMICONDUCTOR INTEGRATED CIRCUIT AND METHOD OF PRODUCING SAME
(FR) CIRCUIT INTÉGRÉ SEMI-CONDUCTEUR ET SON PROCÉDÉ DE PRODUCTION
(JA) 半導体集積回路とその製造方法
Abstract: front page image
(EN)Provided is a semiconductor integrated circuit that uses a novel vertical MOS transistor that is free of interference between cells, that enables the short-channel effect to be minimized, that does not have hot electron injection, and that does not require the formation of shallow junctions. Also provided is a method of producing the semiconductor integrated circuit. A memory cell (1) in the semiconductor integrated circuit is provided with: a semiconductor pillar (2) that serves as a channel; a floating gate (5) that circumferentially covers the semiconductor pillar (2) via a tunnel insulation layer (6) on the outer circumference of the semiconductor pillar (2); and a control gate (4) that circumferentially covers the semiconductor pillar via an insulation layer (8) on the outer circumference of the semiconductor pillar (2), and that circumferentially covers the floating gate (5) via an insulation layer (7) on the outer circumference of the floating gate (5).
(FR)L'invention concerne un circuit intégré semi-conducteur qui utilise un transistor MOS vertical innovant qui ne présente pas d'interférence entre les cellules, qui permet de minimiser l'effet de canal court, qui n'a pas d'injection d'électrons chauds, et qui ne requiert pas la formation de jonctions peu profondes. Elle concerne aussi un procédé de production du circuit intégré semi-conducteur. Une cellule mémoire (1) dans circuit intégré semi-conducteur comporte : un pilier semi-conducteur (2) qui sert de canal ; une gâchette flottante (5) qui couvre circonférentiellement le pilier semi-conducteur (2) via une couche d'isolation en tunnel (6) sur la circonférence extérieur du pilier semi-conducteur (2) ; et une gâchette de commande (4) qui couvre circonférentiellement le pilier semi-conducteur via une couche d'isolation (8) sur la circonférence extérieur du pilier semi-conducteur (2) et qui couvre circonférentiellement la gâchette flottante (5) via une couche d'isolation (7) sur la circonférence extérieur de la gâchette flottante (5).
(JA) ショートチャネル効果が抑制でき、ホットエレクトロン注入が無く、浅い接合の形成が不要となり、さらにセル間干渉のない新規な縦型MOSトランジスタを用いた半導体集積回路及びその製造方法を提供する。半導体集積回路におけるメモリセル1が、チャネルとなる半導体柱2と、半導体柱2の外周にトンネル絶縁層6を介して半導体柱2を周状に被覆する浮遊ゲート5と、半導体柱2の外周に絶縁層8を介して半導体柱を周状に被覆するとともに浮遊ゲート5の外周に絶縁層7を介して浮遊ゲート5を周状に被覆する制御ゲート4と、を備える。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)