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1. (WO2011142452) A/D CONVERTER
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2011/142452    International Application No.:    PCT/JP2011/061040
Publication Date: 17.11.2011 International Filing Date: 13.05.2011
Chapter 2 Demand Filed:    13.03.2012    
H03M 1/40 (2006.01), H03M 1/14 (2006.01), H03M 1/56 (2006.01), H04N 5/374 (2011.01)
Applicants: NATIONAL UNIVERSITY CORPORATION SHIZUOKA UNIVERSITY [JP/JP]; 836, Ohya, Suruga-ku, Shizuoka-shi, Shizuoka 4228529 (JP) (For All Designated States Except US).
KAWAHITO Shoji [JP/JP]; (JP) (For US Only)
Inventors: KAWAHITO Shoji; (JP)
Agent: HASEGAWA Yoshiki; SOEI PATENT AND LAW FIRM, Marunouchi MY PLAZA (Meiji Yasuda Life Bldg.) 9th fl., 1-1, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1000005 (JP)
Priority Data:
2010-112440 14.05.2010 JP
(JA) A/D変換器
Abstract: front page image
(EN)Provided is an A/D converter using a plurality of A/D conversion circuits and adopting a cyclic A/D conversion technique to the upper digit thereof, thereby enabling the A/D conversion accuracy of an A/D conversion circuit of the lower digit to be reduced. The A/D converter (101) comprises a first cyclic A/D conversion circuit (103) and an A/D conversion circuit (105). The A/D converter (101) also includes a recording circuit (107) for storing the conversion results from the A/D conversion circuits (103, 105). The recording circuit (107) includes an upper bit storage circuit (107a) and a lower bit storage circuit (107b). The cyclic A/D conversion circuit (103) receives an analog value (SA) and generates a first digital value (SD1) of upper N-bits indicating this analog value (SA) and a residual value (RD). The A/D conversion circuit (105) receives the residual value (RD) and generates a second digital value (SD2) of lower M-bits indicating the residual value (RD). The conversion accuracy of the A/D conversion circuit (105) can be reduced to 1/2L as compared to the conversion accuracy of the A/D conversion circuit (103).
(FR)La présente invention concerne un convertisseur analogique/numérique qui utilise une pluralité de circuits de conversion analogique/numérique et adopte une technique de conversion analogique/numérique cyclique à son chiffre supérieur, ce qui permet de réduire la précision de conversion analogique/numérique d'un circuit de conversion analogique/numérique au chiffre inférieur. Le convertisseur analogique/numérique (101) comprend un premier circuit de conversion analogique/numérique cyclique (103) et un circuit de conversion analogique/numérique (105). Le convertisseur analogique/numérique (101) comprend également un circuit d'enregistrement (107) destiné à stocker les résultats de conversion des circuits de conversion analogique/numérique (103, 105). Le circuit d'enregistrement (107) comprend un circuit de stockage de bits supérieurs (107a) et un circuit de stockage de bits inférieurs (107b). Le circuit de conversion analogique/numérique cyclique (103) reçoit une valeur analogique (SA) et génère une première valeur numérique (SD1) de N bits supérieurs indiquant cette valeur analogique (SA) et une valeur résiduelle (RD). Le circuit de conversion analogique/numérique (105) reçoit la valeur résiduelle (RD) et génère une seconde valeur numérique (SD2) de M bits inférieurs indiquant la valeur résiduelle (RD). La précision de conversion du circuit de conversion analogique/numérique (105) peut être réduite à 1/2L comparativement à la précision de conversion du circuit de conversion analogique/numérique (103).
(JA) 複数のA/D変換回路を用いると共に、その上位桁に巡回型A/D変換方式を採用して下位桁のA/D変換回路のA/D変換精度を低減できるA/D変換器を提供することを目的とする。A/D変換器101は、第1の巡回型A/D変換回路103とA/D変換回路105とを備える。A/D変換器101は、A/D変換回路103及び105からの変換結果を格納する記録回路107を含む。記録回路107は、上位ビット記憶回路107a及び下位ビット記憶回路107bを含む。巡回型A/D変換回路103は、アナログ値SAを受けて、このアナログ値SAを示す上位のNビットの第1デジタル値SD1及び残差値RDを生成する。A/D変換回路105は、残差値RDを受けて、該残差値RDを示す下位のMビットの第2デジタル値SD2を生成する。A/D変換回路105における変換精度をA/D変換回路103における変換精度に比べて1/2に緩和できる。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)