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1. (WO2011142265) SEMICONDUCTOR DEVICE, ACTIVE MATRIX SUBSTRATE, AND DISPLAY DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2011/142265    International Application No.:    PCT/JP2011/060284
Publication Date: 17.11.2011 International Filing Date: 27.04.2011
IPC:
H01L 29/786 (2006.01), G02F 1/1368 (2006.01), H01L 21/336 (2006.01), H01L 29/41 (2006.01), H01L 29/423 (2006.01), H01L 29/49 (2006.01)
Applicants: SHARP KABUSHIKI KAISHA [JP/JP]; 22-22, Nagaike-cho, Abeno-ku, Osaka-shi, Osaka 5458522 (JP) (For All Designated States Except US).
OKAZAKI Shoji; (For US Only).
YANEDA Takeshi; (For US Only).
NAKAMURA Wataru; (For US Only).
KATSUI Hiromitsu; (For US Only)
Inventors: OKAZAKI Shoji; .
YANEDA Takeshi; .
NAKAMURA Wataru; .
KATSUI Hiromitsu;
Agent: IKEUCHI SATO & PARTNER PATENT ATTORNEYS; 26th Floor, OAP TOWER 8-30, Tenmabashi 1-chome Kita-ku, Osaka-shi Osaka 5306026 (JP)
Priority Data:
2010-108488 10.05.2010 JP
Title (EN) SEMICONDUCTOR DEVICE, ACTIVE MATRIX SUBSTRATE, AND DISPLAY DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEUR, SUBSTRAT DE MATRICE ACTIVE ET DISPOSITIF D'AFFICHAGE
(JA) 半導体装置、アクティブマトリクス基板、及び表示装置
Abstract: front page image
(EN)The disclosed semiconductor device (18) is provided with: a gate electrode (102) provided on a substrate (101); a semiconductor layer (104) that is provided on top of the gate electrode (102) and contains a source region, a drain region, and a channel region; a source electrode (106) that is connected to the source region above the semiconductor layer (104); and a drain electrode (107) that is connected to the drain region above the semiconductor layer (104). In the area of the semiconductor layer (104) under the drain electrode (107), the semiconductor layer has a protrusion that protrudes outwards in the direction that a drain line from the drain electrode (107) extends. Towards the outside of the channel region sandwiched between the drain electrode (107) and the source electrode (106), the semiconductor layer (104) has an adjustment area in which the edge of the semiconductor layer (104) is located further inwards than the edge of the gate electrode (102).
(FR)Le dispositif à semi-conducteur (18) ci-décrit comporte : une électrode grille (102) placée sur un substrat (101) ; une couche semi-conductrice (104) qui est située sur le dessus de l'électrode grille (102) et qui comprend une région de source, une région de déversoir et une région de canal ; une électrode source (106) connectée à la région de source au-dessus de la couche semi-conductrice (104) ; et une électrode déversoir (107) connectée à la région de déversoir au-dessus de la couche semi-conductrice (104). Dans la zone de la couche semi-conductrice (104) en dessous de l'électrode déversoir (107), la couche semi-conductrice présente une saillie qui dépasse vers l'extérieur dans la direction de l'extension d'une ligne de drain qui part de l'électrode déversoir (107). Vers l'extérieur de la région de canal prise entre l'électrode déversoir (107) et l'électrode source (106), la couche semi-conductrice (104) possède une zone d'ajustement où son bord se trouve plus vers l'intérieur que le bord de l'électrode grille (102).
(JA)半導体装置(18)は、基板(101)上に設けられたゲート電極(102)と、ゲート電極(102)の上方に設けられ、ソース領域、ドレイン領域およびチャネル領域を含む半導体層(104)と、半導体層(104)の上方でソース領域に接続されるソース電極(106)と、半導体層(104)の上方でドレイン領域に接続されるドレイン電極(107)とを備え、半導体層(104)は、ドレイン電極(107)と重なる部分において、ドレイン電極(107)から引き出されたドレイン配線の延びる方向に沿って外側へ突出した凸部を有し、半導体層(104)は、ドレイン電極(107)とソース電極(106)とに挟まれたチャネル領域の外側において、半導体層(104)の周縁がゲート電極(102)の周縁より内側へ位置する調整部を有する。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)