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1. (WO2011142058) COMPUTER SYSTEM
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2011/142058    International Application No.:    PCT/JP2011/000015
Publication Date: 17.11.2011 International Filing Date: 06.01.2011
G06F 12/08 (2006.01), G06F 9/46 (2006.01), G06F 9/48 (2006.01), G06F 12/10 (2006.01)
Applicants: PANASONIC CORPORATION [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP) (For All Designated States Except US).
MORITA, Teruyuki; (For US Only).
KOGA, Yoshihiro; (For US Only).
NAKAJIMA, Kouji; (For US Only)
Inventors: MORITA, Teruyuki; .
KOGA, Yoshihiro; .
Agent: NII, Hiromori; c/o NII Patent Firm, 6F, Tanaka Ito Pia Shin-Osaka Bldg.,3-10, Nishi Nakajima 5-chome, Yodogawa-ku, Osaka-city, Osaka 5320011 (JP)
Priority Data:
2010-112657 14.05.2010 JP
(JA) 計算機システム
Abstract: front page image
(EN)Disclosed is a computer system (100) comprising: a main storage device (101); a processing unit (111) which sequentially executes processing performed by a plurality of virtual processors; a primary cache memory (113) shared by the plurality of virtual processors; a secondary cache memory (107) which has been divided into a plurality of storage areas to match the number of virtual processors, with each storage area being associated with each virtual processor, and wherein each storage area stores data used by the virtual processor associated with that storage area; a context memory (103) which stores context for each virtual processor; a virtual processor control unit (104) which saves and restores virtual processor context; a primary cache control unit (112); and a secondary cache control unit (106).
(FR)L'invention concerne un système informatique (100) comportant : un dispositif principal (101) de stockage ; une unité de traitement (111) qui exécute séquentiellement un traitement effectué par une pluralité de processeurs virtuels ; une antémémoire primaire (113) partagée par la pluralité de processeurs virtuels ; une antémémoire secondaire (107) qui a été divisée en une pluralité de zones de stockage de façon à correspondre au nombre de processeurs virtuels, chaque zone de stockage étant associée à chaque processeur virtuel, et chaque zone de stockage conservant des données utilisées par le processeur virtuel associé à la zone de stockage en question ; une mémoire (103) de contexte qui conserve un contexte pour chaque processeur virtuel ; une unité (104) de commande de processeurs virtuels qui sauvegarde et restaure le contexte de processeurs virtuels ; une unité de commande (112) de l'antémémoire primaire ; et une unité (106) de commande de l'antémémoire secondaire.
(JA) 計算機システム(100)は、主記憶装置(101)と、複数の仮想プロセッサ上で実行される処理を逐次実行する処理実行部(111)と、複数の仮想プロセッサ間で共用される1次キャッシュメモリ(113)と、仮想プロセッサのプロセッサ数に応じて分割された複数の記憶領域を有し、各仮想プロセッサに各記憶領域が対応付けられ、各記憶領域が、当該記憶領域に対応付けられた仮想プロセッサが利用するデータを記憶する2次キャッシュメモリ(107)と、仮想プロセッサごとのコンテキストを記憶しているコンテキストメモリ(103)と、仮想プロセッサのコンテキストの退避及び復帰を行う仮想プロセッサ制御部(104)と、1次キャッシュ制御部(112)と、2次キャッシュ制御部(106)とを備える。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)