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1. (WO2011142036) SAMPLE-AND-HOLD CIRCUIT AND A/D CONVERSION DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2011/142036    International Application No.:    PCT/JP2010/058228
Publication Date: 17.11.2011 International Filing Date: 14.05.2010
Chapter 2 Demand Filed:    13.10.2010    
IPC:
H03M 1/12 (2006.01), H03M 1/40 (2006.01), H03M 1/44 (2006.01)
Applicants: TOYOTA JIDOSHA KABUSHIKI KAISHA [JP/JP]; 1, Toyota-cho, Toyota-shi, Aichi 4718571 (JP) (For All Designated States Except US).
WATANABE, Hikaru [JP/JP]; (JP) (For US Only)
Inventors: WATANABE, Hikaru; (JP)
Agent: ITOH, Tadahiko; 16th Floor, Marunouchi MY PLAZA (Meiji Yasuda Seimei Building), 1-1, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1000005 (JP)
Priority Data:
Title (EN) SAMPLE-AND-HOLD CIRCUIT AND A/D CONVERSION DEVICE
(FR) CIRCUIT D'ÉCHANTILLONNAGE ET MAINTIEN ET DISPOSITIF DE CONVERSION A/N
(JA) サンプルホールド回路及びA/D変換装置
Abstract: front page image
(EN)Disclosed is a sample-and-hold circuit and A/D conversion device such that occurrence of output saturation is avoided in relation to an input voltage of a power supply voltage range in a sample-and-hold circuit. The disclosed sample-and-hold circuit is provided with a first switch which is turned on at sampling time of an input voltage; a sampling capacitor for accumulating an input charge according to the input voltage in order to sample the input voltage which is input via the first switch when the first switch is on, and to accumulate a reference charge according to a predetermined reference voltage in order to sample the predetermined reference voltage when the first switch is off; an add-subtract means for adding or subtracting an input voltage sampled by the sampling capacitor and a predetermined reference voltage sampled by the sampling capacitor; and a hold means for holding and outputting the voltage that has been acquired by the addition or the subtraction by the add-subtract means.
(FR)L'invention porte sur un circuit d'échantillonnage et maintien et un dispositif de conversion A/N tels que la survenue d'une saturation de sortie soit évitée relativement à une tension d'entrée d'une plage de tension d'alimentation électrique dans un circuit d'échantillonnage et maintien. Le circuit d'échantillonnage et maintien décrit comprend un premier interrupteur qui est débloqué à un instant d'échantillonnage d'une tension d'entrée; un condensateur d'échantillonnage pour accumuler une charge d'entrée en fonction de la tension d'entrée de façon à échantillonner la tension d'entrée qui est appliquée par l'intermédiaire du premier interrupteur lorsque le premier interrupteur est débloqué, et pour accumuler une charge de référence en fonction d'une tension de référence prédéterminée de façon à échantillonner la tension de référence prédéterminée lorsque le premier interrupteur est bloqué; un moyen d'addition-soustraction pour additionner ou soustraire une tension d'entrée échantillonnée par le condensateur d'échantillonnage et une tension de référence prédéterminée échantillonnée par le condensateur d'échantillonnage; et un moyen de maintien pour maintenir et délivrer la tension qui a été acquise par l'addition ou la soustraction par le moyen d'addition-soustraction.
(JA) 本発明は、サンプルホールド回路及びA/D変換装置に係り、サンプルホールド回路での電源電圧範囲の入力電圧に対して出力飽和の発生を回避させることにある。 入力電圧のサンプリング時にオンされる第1のスイッチと、第1のスイッチのオン時に該第1のスイッチを介して入力される入力電圧をサンプリングすべく入力電圧に従った入力電荷を蓄積し、かつ、第1のスイッチのオフ時に所定の基準電圧をサンプリングすべく所定の基準電圧に従った基準電荷を蓄積するサンプリングキャパシタと、サンプリングキャパシタによりサンプリングされる入力電圧と、サンプリングキャパシタによりサンプリングされる所定の基準電圧と、を加算又は減算する加減算手段と、加減算手段により加算又は減算して得られる電圧をホールドして出力するホールド手段と、を設ける。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)