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Pub. No.:    WO/2011/138941    International Application No.:    PCT/JP2011/060521
Publication Date: 10.11.2011 International Filing Date: 02.05.2011
H01L 21/8246 (2006.01), G11C 11/22 (2006.01), H01L 27/105 (2006.01)
Applicants: JAPAN SCIENCE AND TECHNOLOGY AGENCY [JP/JP]; 1-8, Honcho 4-chome, Kawaguchi-shi, Saitama 3320012 (JP) (For All Designated States Except US).
MIYASAKO, Takaaki [JP/JP]; (JP) (For US Only).
TOKUMITSU, Eisuke [JP/JP]; (JP) (For US Only).
SHIMODA, Tatsuya [JP/JP]; (JP) (For US Only)
Inventors: MIYASAKO, Takaaki; (JP).
TOKUMITSU, Eisuke; (JP).
SHIMODA, Tatsuya; (JP)
Agent: MATSUO, Nobutaka; MEBUKI Intellectual Property Services, 9862-60, Ochiai, Fujimi-machi, Suwa-gun, Nagano 3990214 (JP)
Priority Data:
2010-107772 07.05.2010 JP
2010-107773 07.05.2010 JP
2010-107775 07.05.2010 JP
2010-203785 10.09.2010 JP
2010-203788 10.09.2010 JP
2010-203791 10.09.2010 JP
(JA) 電界効果トランジスター及びメモリー装置
Abstract: front page image
(EN)Disclosed is a field effect transistor, comprising a channel layer, a gate electrode layer, and a gate insulator layer. The gate insulator layer is made from a ferroelectric layer, and is divided into two regions: a first region for information storage, having a prescribed first coercive voltage (Vc1), and a second region for information read/write, having a layer with a different thickness from the first region. An on voltage (Von) and an off voltage (Voff) for controlling the information and read/write, and the first coercive voltage (Vc1), satisfy the relation -Vc1 < Voff < Von < Vc1. A single field effect transistor has the information storage function and the information read/write function therein. When the disclosed field effect transistor is employed as a memory cell in a NAND memory device, the problems of read disturb and write disturb do not arise. Additionally, the disclosed field effect transistor is effective with respect to achieving large-scale integration.
(FR)L'invention concerne un transistor à effet de champ, comprenant une couche de canal, une couche d'électrode de grille et une couche d'isolant de grille. La couche d'isolant de grille est constituée d'une couche ferroélectrique, et est divisée en deux régions : une première région de stockage d'informations caractérisée par une première tension coercitive (Vc1) prescrite et une deuxième région destinée à la lecture / l'écriture d'informations, caractérisée par une épaisseur de couche différente de celle de la première région. Une tension d'allumage (Von) et une tension d'extinction (Voff) servant à commande de la lecture / l'écriture d'informations satisfont, avec la première tension coercitive (Vc1), la relation -Vc1 < Voff < Von < Vc1. Un même transistor à effet de champ comprend la fonction de stockage d'informations et la fonction de lecture / d'écriture d'informations. Lorsque le transistor à effet de champ décrit ici est employé en tant que cellule de mémoire dans un dispositif de mémoire NON-ET, les problèmes de perturbation à la lecture et de perturbation à l'écriture ne se posent pas. De plus, le transistor à effet de champ décrit ici est efficace en ce qui concerne la réalisation d'une intégration à grande échelle.
(JA) 本発明の電界効果トランジスターは、チャネル層と、ゲート電極層と、ゲート絶縁層とを備え、ゲート絶縁層は、強誘電体層からなり所定の第1抗電圧Vc1を有する情報記憶用の第1領域と、第1領域とは異なる層厚を有する層からなる情報読み出し/書き込み用の第2領域との2つの領域に分割されてなり、情報の読み出し/書き込みを制御するためのオン電圧Von及びオフ電圧Voff並びに第1抗電圧Vc1が「-Vc1<Voff<Von<Vc1」の関係を満たし、1つの電界効果トランジスターの中に情報記憶機能及び情報読み出し/書き込み機能を有する。NAND型メモリー装置のメモリーセルに用いる場合に「読み出しディスターブ問題」及び「書き込みディスターブ問題」を発生させることがなくなる。また、高集積化を図るうえで有利な電界効果トランジスターとなる。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)