WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2011136964) LEVEL SHIFTER FOR DIFFERENTIAL SIGNALS WITH BALANCED TRANSITION TIMES
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2011/136964    International Application No.:    PCT/US2011/032898
Publication Date: 03.11.2011 International Filing Date: 18.04.2011
Chapter 2 Demand Filed:    27.02.2012    
IPC:
H03K 3/356 (2006.01), H03K 19/003 (2006.01), H03K 5/151 (2006.01), H03K 5/00 (2006.01)
Applicants: QUALCOMM INCORPORATED [US/US]; Attn: International IP Administration 5775 Morehouse Drive San Diego, California 92121 (US) (For All Designated States Except US).
SRIVASTAVA, Ankit [IN/US]; (US) (For US Only).
QUAN, Xiaohong [CN/US]; (US) (For US Only)
Inventors: SRIVASTAVA, Ankit; (US).
QUAN, Xiaohong; (US)
Agent: TALPALATSKY, Sam; 5775 Morehouse Drive San Diego, California 92121 (US)
Priority Data:
12/767,370 26.04.2010 US
Title (EN) LEVEL SHIFTER FOR DIFFERENTIAL SIGNALS WITH BALANCED TRANSITION TIMES
(FR) DÉCALEUR DE NIVEAU POUR SIGNAUX DIFFÉRENTIELS AVEC TEMPS DE TRANSITION ÉQUILIBRÉS
Abstract: front page image
(EN)A level shifter (400) and method are provided for balancing rise and fall times of a signal. An input circuit (420, 413) receives a differential logic signal (Inp, Inn) with two complimentary logic levels. A level transition balancing circuit (420) balances the rise and fall times of a level shifted version of each complimentary logic level during a transition from a first to a second of the logic levels and a level shift. A logic element (430) stores and provides outputs (outp, ounn) of the level shifted versions of the logic levels. The level transition balancing circuit (420) includes a capacitor (421) in parallel with a field-effect transistor (422) for each input. The capacitor destabilizes inputs to the logic element and balances the transition using the capacitance and a level (435, 436) previously stored in the logic element.
(FR)L'invention concerne un décaleur (400) de niveau et un procédé associé destinés à équilibrer les temps de montée et de descente d'un signal. Un circuit (420, 413) d'entrée reçoit un signal logique différentiel (Inp, Inn) comprenant deux niveaux logiques complémentaires. Un circuit (420) d'équilibrage de transitions de niveau équilibre les temps de montée et de descente d'une version décalée en niveau de chaque niveau logique complémentaire au cours d'une transition d'un premier à un deuxième desdits niveaux logiques et d'un décalage de niveau. Un élément logique (430) mémorise et communique des sorties (outp, outn) des versions décalées en niveau des niveaux logiques. Le circuit (420) d'équilibrage de transitions de niveau comprend un condensateur (421) en parallèle avec un transistor (422) à effet de champ pour chaque entrée. Le condensateur déstabilise les entrées vers l'élément logique et équilibre la transition à l'aide de la capacitance et d'un niveau (435, 436) mémorisé précédemment dans l'élément logique.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)