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1. (WO2011136363) METHOD FOR MANUFACTURING CIRCUIT DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2011/136363    International Application No.:    PCT/JP2011/060449
Publication Date: 03.11.2011 International Filing Date: 28.04.2011
IPC:
H01L 23/12 (2006.01), H01L 21/60 (2006.01)
Applicants: SANYO Electric Co., Ltd. [JP/JP]; 5-5, Keihan-Hondori 2-chome, Moriguchi-shi, Osaka 5708677 (JP) (For All Designated States Except US).
SAITOU Kouichi [JP/JP]; (JP) (For US Only).
OKAYAMA Yoshio [JP/JP]; (JP) (For US Only).
YANASE Yasuyuki [JP/JP]; (JP) (For US Only)
Inventors: SAITOU Kouichi; (JP).
OKAYAMA Yoshio; (JP).
YANASE Yasuyuki; (JP)
Agent: KADOYA Hiroshi; c/o SANYO Electric Co., Ltd., 5-5, Keihan-Hondori 2-chome, Moriguchi-shi, Osaka 5708677 (JP)
Priority Data:
2010-104258 28.04.2010 JP
Title (EN) METHOD FOR MANUFACTURING CIRCUIT DEVICE
(FR) PROCÉDÉ DE FABRICATION D'UN DISPOSITIF À CIRCUIT
(JA) 回路装置の製造方法
Abstract: front page image
(EN)Disclosed is a method for manufacturing a circuit device by means of wafer level process technology, wherein warping of a semiconductor substrate is suppressed. After bonding a semiconductor substrate (50) and a copper plate (200), on which an insulating resin layer (20) is provided, at a temperature of 130˚C or less (at a first temperature) so that an element electrode (52) provided on the semiconductor substrate (50) and a protruding electrode (32) connected to the copper plate (200) before thinning are electrically connected with each other, the copper plate (200) is thinned to the thickness of a wiring layer and the semiconductor substrate (50) and the copper plate (200) provided with the insulating resin layer (20) are compression bonded with each other at a temperature of 170˚C or more (at a second temperature). After that, a wiring layer is formed (re-wiring is performed) by patterning the thinned copper plate (200).
(FR)L'invention concerne un procédé de fabrication d'un dispositif à circuit au moyen d'une technologie de processus au niveau des tranches, le gauchissement d'un substrat semiconducteur étant contrecarré. Après avoir collé le substrat semiconducteur (50) à une plaque (200) en cuivre à laquelle a été appliquée une couche (20) de résine isolante, à une température d'au plus 130˚C (première température) de telle façon qu'une électrode élémentaire (52) placée sur le substrat semiconducteur (50) et une électrode saillante (32) reliée à la plaque (200) en cuivre avant amincissement soient reliées électriquement l'une à l'autre, la plaque (200) en cuivre est amincie jusqu'à l'épaisseur d'une couche de câblage, puis le substrat semiconducteur (50) et la plaque (200) en cuivre munie de la couche (20) de résine isolante sont collés l'un à l'autre par compression à une température d'au moins 170˚C (deuxième température). Après cela, une couche de câblage est formée (un recâblage est effectué) par application d'un motif à la plaque (200) en cuivre amincie.
(JA)【課題】ウエハレベルプロセス技術により回路装置を製造する場合に、半導体基板の反りを抑制する。 【解決手段】半導体基板50に設けられた素子電極52と、薄型化される前の銅板200に接続された突起電極32とが電気的に接続するように、半導体基板50と、絶縁樹脂層20が積層された銅板200とを130℃以下の温度(第1の温度)で貼り合わせた後、銅板200を配線層の厚さに薄膜化した状態で、半導体基板50と、絶縁樹脂層20が積層された銅板200とを170℃以上の高温(第2の温度)で圧着する。この後、薄膜化された銅板200をパターニングすることにより配線層(再配線)を形成する。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)