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1. (WO2011135995) SEMICONDUCTOR DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2011/135995    International Application No.:    PCT/JP2011/058805
Publication Date: 03.11.2011 International Filing Date: 07.04.2011
IPC:
H01L 29/12 (2006.01), H01L 29/06 (2006.01), H01L 29/78 (2006.01)
Applicants: Mitsubishi Electric Corporation [JP/JP]; 7-3, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1008310 (JP) (For All Designated States Except US).
MIURA Naruhisa [--/JP]; (JP) (For US Only).
NAKATA Shuhei [--/JP]; (JP) (For US Only).
OHTSUKA Kenichi [--/JP]; (JP) (For US Only).
WATANABE Shoyu [--/JP]; (JP) (For US Only).
WATANABE Hiroshi [--/JP]; (JP) (For US Only)
Inventors: MIURA Naruhisa; (JP).
NAKATA Shuhei; (JP).
OHTSUKA Kenichi; (JP).
WATANABE Shoyu; (JP).
WATANABE Hiroshi; (JP)
Agent: YOSHITAKE Hidetoshi; 10th floor, Sumitomo-seimei OBP Plaza Bldg., 4-70, Shiromi 1-chome, Chuo-ku, Osaka-shi, Osaka 5400001 (JP)
Priority Data:
2010-100553 26.04.2010 JP
2010-195358 01.09.2010 JP
Title (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF SEMICONDUCTEUR
(JA) 半導体装置
Abstract: front page image
(EN)Disclosed is a semiconductor device having a small feedback capacity and a small switching loss. The semiconductor device is provided with: a semiconductor substrate (20); a drift layer (21), which is formed on the front surface of the semiconductor substrate (20); a plurality of first well regions (41), which are formed on the front surface of the drift layer (21); a source region (80), which is a region formed on the front surface of each first well region (41), and which specifies the front surface of each first well region (41) as a channel region, said first well region being sandwiched between the source region and the drift layer (21); a gate electrode (50), which is formed from above the channel region to above the drift layer (21) with a gate insulating film (30) therebetween; and a second well region (43), which is embedded in the drift layer (21) below the gate electrode (50), and which is formed by being connected to the first well regions (41) adjacent to the second well region.
(FR)L'invention porte sur un dispositif semi-conducteur ayant une petite capacité de rétroaction et une petite perte de commutation. Ce dispositif semi-conducteur est pourvu des éléments suivants : un substrat semi-conducteur (20) ; une couche de migration (21), qui est formée sur la surface avant du substrat semi-conducteur (20) ; une pluralité de premières régions puits (41), qui sont formées sur la surface avant de la couche de migration (21) ; une région source (80), qui est une région formée sur la surface avant de chaque première région puits (41), et qui spécifie la surface avant de chaque première région puits (41) comme une région canal, ladite première région puits étant intercalée entre la région source et la région de migration (21) ; une électrode grille (50), qui est formée depuis au-dessus de la région canal jusqu'à au-dessus de la région de migration (21) avec un film isolateur de grille entre elles ; et une deuxième région puits (43), qui est encastrée dans la région de migration (21) en dessous de l'électrode de grille (50), et qui est formée en étant connectée aux premières régions puits (41) adjacentes à la deuxième région puits.
(JA) 本発明は、帰還容量が小さく、低スイッチング損失な半導体装置を提供することを目的とする。本発明にかかる半導体装置は、半導体基板20と、半導体基板20表面上に形成されたドリフト層21と、ドリフト層21表面に複数形成された第1ウェル領域41と、各第1ウェル領域41表面に形成された領域であって、当該領域とドリフト層21とで挟まれた各第1ウェル領域41表面をチャネル領域として規定するソース領域80と、チャネル領域上からドリフト層21上に渡ってゲート絶縁膜30を介して形成されたゲート電極50と、ゲート電極50下のドリフト層21内部において埋没しかつ、互いに隣り合う各第1ウェル領域41のそれぞれと接続して形成された第2ウェル領域43とを備える。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)