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1. (WO2011134128) SEMICONDCUTOR STRUCTURE AND MANUFACTURING METHOD THEREOF
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2011/134128    International Application No.:    PCT/CN2010/001438
Publication Date: 03.11.2011 International Filing Date: 19.09.2010
IPC:
H01L 27/146 (2006.01)
Applicants: INSTITUTE OF MICROELECTRONICS, CHINESE ACADEMY OF SCIENCES [CN/CN]; No. 3 Beitucheng West Road, Chaoyang District Beijing 100029 (CN) (For All Designated States Except US).
ZHU, Huilong [US/US]; (US) (For US Only).
YIN, Haizhou [CN/US]; (US) (For US Only).
LUO, Zhijiong [CN/US]; (US) (For US Only)
Inventors: ZHU, Huilong; (US).
YIN, Haizhou; (US).
LUO, Zhijiong; (US)
Agent: CHINA SCIENCE PATENT & TRADEMARK AGENT CO., LTD; 25/F., Bldg. B, Tsinghua Tongfang Hi-Tech Plaza No. 1, Wangzhuang Road Haidian District Beijing 100083 (CN)
Priority Data:
201010162118.6 28.04.2010 CN
Title (EN) SEMICONDCUTOR STRUCTURE AND MANUFACTURING METHOD THEREOF
(FR) STRUCTURE SEMI-CONDUCTRICE ET SON PROCÉDÉ DE FABRICATION
(ZH) 半导体结构及其制造方法
Abstract: front page image
(EN)A semiconductor structure and manufacturing method thereof are provided. The manufacturing method includes: a semiconductor substrate, a semiconductor device located on the semiconductor substrate; a copper diffuse barrier layer (210) deposited on the semiconductor substrate; a copper compound layer (220) formed on the copper diffuse barrier layer (210); according to shape of interconnection, the copper compound layer (220) decomposed to copper, the copper compound layer (220) located the corresponding position of the need forming copper interconnection, the non-decomposed copper compound layer (220) and the lower copper diffuse barrier layer (210) are etched, the interconnection is formed between the semiconductor devices. The method is applicable to interconnection manufacturing of semiconductor integrated circuit.
(FR)La présente invention a trait à une structure semi-conductrice et à son procédé de fabrication. Le procédé de fabrication inclut : un substrat semi-conducteur, un dispositif à semi-conducteur qui est situé sur le substrat semi-conducteur ; une couche d'arrêt de diffusion de cuivre (210) qui est déposée sur le substrat semi-conducteur ; une couche de composé de cuivre (220) qui est formée sur la couche d'arrêt de diffusion de cuivre (210) ; en fonction de la forme d'interconnexion, la couche de composé de cuivre (220) décomposée en cuivre, la couche de composé de cuivre (220) située à l'emplacement correspondant au besoin de formation d'interconnexion de cuivre, la couche de composé de cuivre (220) non décomposée et la couche d'arrêt de diffusion de cuivre (210) inférieure sont gravées, l'interconnexion est formée entre les dispositifs à semi-conducteurs. Le procédé peut être appliqué à la fabrication d'interconnexions de circuit intégré à semi-conducteurs.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)