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1. WO2011068928 - INTEGRATED CLOCK GATING CELL FOR CIRCUITS WITH DOUBLE EDGE TRIGGERED FLIP-FLOPS

Publication Number WO/2011/068928
Publication Date 09.06.2011
International Application No. PCT/US2010/058650
International Filing Date 02.12.2010
IPC
H03K 3/00 2006.01
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
3Circuits for generating electric pulses; Monostable, bistable or multistable circuits
CPC
H03K 3/012
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
3Circuits for generating electric pulses; Monostable, bistable or multistable circuits
01Details
012Modifications of generator to improve response time or to decrease power consumption
H03K 3/356156
HELECTRICITY
03BASIC ELECTRONIC CIRCUITRY
KPULSE TECHNIQUE
3Circuits for generating electric pulses; Monostable, bistable or multistable circuits
02Generators characterised by the type of circuit or by the means used for producing pulses
353by the use, as active elements, of field-effect transistors with internal or external positive feedback
356Bistable circuits
356104using complementary field-effect transistors
356113using additional transistors in the input circuit
356147using pass gates
356156with synchronous operation
Applicants
  • CADENCE DESIGN SYTEMS, INC. [US]/[US] (AllExceptUS)
  • ZLATANOVICI, Radu [RO]/[US] (UsOnly)
  • SUBRAMANI, Kumar [US]/[US] (UsOnly)
Inventors
  • ZLATANOVICI, Radu
  • SUBRAMANI, Kumar
Agents
  • WHITTENBERGER, Mark, H.
Priority Data
12/630,26003.12.2009US
Publication Language English (EN)
Filing Language English (EN)
Designated States
Title
(EN) INTEGRATED CLOCK GATING CELL FOR CIRCUITS WITH DOUBLE EDGE TRIGGERED FLIP-FLOPS
(FR) CELLULE DE DÉCLENCHEMENT D'HORLOGE INTÉGRÉE POUR CIRCUITS À BASCULES DÉCLENCHÉES PAR DOUBLE FRONT
Abstract
(EN)
A double edge triggered circuit includes a clock gater responsive to a clock signal and an enable signal to output a gated clock signal, a first double edge triggered flip-flop that launches a data signal in response to the gated clock signal, and a second double edge triggered flip-flop that captures the data signal in response to the clock signal, wherein the clock gater stops the gated clock signal at a first logic value when the enable signal is at a first logic state, and the clock gater switches the gated clock signal from the first logic value at a next clock edge when the enable signal is at a second logic state.
(FR)
Un circuit déclenché par double front comporte: un déclencheur d'horloge répondant à un signal d'horloge et à un signal de validation pour émettre un signal d'horloge déclenché; une première bascule déclenchée par double front lançant un signal de données en réponse au signal d'horloge déclenché; et une deuxième bascule déclenchée par double front qui capture le signal de données en réponse au signal d'horloge, le déclencheur d'horloge bloquant le signal d'horloge déclenché à une première valeur logique quand le signal de validation se trouve à un premier état logique, et le déclencheur d'horloge commutant le signal d'horloge déclenché depuis la première valeur logique au front d'horloge suivant lorsque le signal de validation se trouve dans un deuxième état logique.
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