Processing

Please wait...

Settings

Settings

Goto Application

1. WO2011024481 - DIRECT SAMPLING CIRCUIT AND RECEIVER

Document

明 細 書

発明の名称 ダイレクトサンプリング回路及び受信機

技術分野

0001  

背景技術

0002   0003   0004   0005  

先行技術文献

特許文献

0006  

非特許文献

0007  

発明の概要

発明が解決しようとする課題

0008   0009   0010   0011   0012   0013   0014  

課題を解決するための手段

0015  

発明の効果

0016  

図面の簡単な説明

0017  

発明を実施するための形態

0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106   0107   0108   0109   0110   0111   0112   0113   0114   0115   0116   0117   0118   0119   0120   0121   0122   0123   0124   0125   0126   0127   0128   0129   0130   0131   0132   0133   0134   0135   0136   0137   0138   0139   0140   0141   0142   0143   0144   0145   0146   0147  

産業上の利用可能性

0148  

符号の説明

0149  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17  

図面

1   2   3   4   5   6   7   8   9   10   11   12   13A   13B   13C   14   15   16   17   18   19   20   21   22   23   24   25   26   27   28   29   30   31   32   33   34  

明 細 書

発明の名称 : ダイレクトサンプリング回路及び受信機

技術分野

[0001]
 本発明は、ダイレクトサンプリング回路及び受信機に関し、特に離散時間アナログ処理により周波数変換やフィルタ処理等の受信信号処理を行うダイレクトサンプリング回路及び受信機に関する。

背景技術

[0002]
 無線受信機の小型化、低消費電力化、並びに、アナログ信号処理部とデジタル信号処理部の一体化を目指し、高周波信号を直接、離散時間的にサンプリングして受信処理する構成が知られている(例えば、特許文献1及び非特許文献1参照)。
[0003]
 図1は、特許文献1に開示されているダイレクトサンプリング回路の全体構成を示す図である。図2は、図1の回路に入力される制御信号を示すタイムチャートである。図1のダイレクトサンプリング回路は、受信したアナログRF(Radio Frequency)信号を、マルチタップ・ダイレクト・サンプリング・ミキサ(Multi-Tap Direct Sampling Mixer)を用いて周波数変換し、離散時間アナログ信号へ変換している。より具体的には、図1の回路に含まれる複数のキャパシタ間での電荷移動により、FIR(Finite Impulse Response)フィルタと、及びIIR(Infinite Impulse Response)フィルタとの積となるフィルタ特性を実現する。通過域近傍の特性は、2次IIRフィルタ特性で決定される。図3Bは、広帯域周波数特性の一例を示す(ローカル(LO)周波数f LO=800MHz)。なお、図3Aは、図3Bに示した周波数特性の通過域近傍(800MHz)の狭帯域周波数特性を示している。
[0004]
 さらに、上記構成を基本とする技術としては、イメージ除去を行なえる構成が知られている(特許文献2参照)。図4は、特許文献2に開示されているダイレクトサンプリング回路の全体構成を示す図である。図5は、図4の回路によって得られる周波数特性の例(ローカル(LO)周波数f LO=800MHz)である。図4に示すように、周波数特性は、LO周波数に対して左右非対称となり、イメージ除去が可能な特性となっている。
[0005]
 また、高次のIIR特性を実現できる離散時間ダイレクトサンプリングミキサとしては、マルチタップ・ダイレクト・サンプリング・ミキサの基本構成を並列に並べた構成も知られている(例えば特許文献3参照)。図6は、特許文献3に示される離散時間ダイレクトサンプリングミキサの構成を示す図である。また、図7は、図6の回路に供給するクロックを示している。図8A及び図8Bは、図6の回路によって得られる周波数特性の例である(ローカル(LO)周波数f LO=800MHz)。回路素子値を適切な値に設定した図6の回路に図7のクロックを供給することで、図8A及び図8Bに示すように、LO周波数に対して左右対称な位置に減衰極を設定することが可能である。

先行技術文献

特許文献

[0006]
特許文献1 : 米国特許出願公開公報第2003/0035499号明細書
特許文献2 : 米国特許出願公開公報第2005/0233725号明細書
特許文献3 : 特開2008-011493号公報

非特許文献

[0007]
非特許文献1 : IEEE Journal of Solid-State Circuits, Vol.39, No.12, Dec. 2004, “All-Digital Tx Frequency Synthesizer and Discrete-time Receiver for Blue tooth Radio in 130-nm CMOS”

発明の概要

発明が解決しようとする課題

[0008]
 しかしながら、前記従来の技術では、以下に示すような課題を有する。
[0009]
 図1に示すような従来のダイレクトサンプリング回路ではLO周波数とRF入力周波数とが一致するときに最大の利得となる。そのため、LO周波数に対してほぼ左右対称な周波数特性しか実現が困難であり、上記ダイレクトサンプリング回路はイメージ除去には適さない。
[0010]
 また、図4に示すような構成を採るダイレクトサンプリング回路は、LO周波数に対して左右非対称な周波数特性を実現し、イメージ除去を行なうことが可能である。しかし、周波数特性を変更できるパラメータが、ヒストリキャパシタC とローテートキャパシタC との容量比で規定される。利得が最大になる位置及びカットオフ周波数は、これら2種のパラメータによって決まり、それぞれを独立に設定することができないので、十分なイメージ抑圧比を得ることが困難である。
[0011]
 また、図1及び図4に示す構成のどちらも、通過域近傍のフィルタ特性としては、伝達関数が2次のIIR特性で表されるため広帯域な特性が得られない。
[0012]
 また、図6に示す構成では、高次のIIRを実現することが可能であるが、分母多項式が実根しかもつことができないため、実現できる周波数特性は限られてしまう。そのため、例えばLO周波数を中心に左右非対称な特性を得ることが困難となる。また、極の設定ができないので、広帯域にわたって帯域内偏差の小さい特性を得ることができない。
[0013]
 また、上記従来の技術では、複数のローテートキャパシタを用意し、それを順番にバッファキャパシタに接続することで離散時間回路の動作周波数を低くしている。しかし、その場合、複数のローテートキャパシタC がバッファキャパシタC に順番に接続される。そのため、ローテートキャパシタC にばらつきがある場合、出力に、各ローテートキャパシタC の接続を切り替えるスイッチに供給されるクロックのスプリアスが発生してしまう。図9は、不要スプリアスの発生原理を示す図である。上記不要スプリアスがある場合、スプリアスを除去するためのフィルタを別途用意するなどの対策が必要となり、低コスト化、省スペース化が図れない。また、上記従来の技術では、ハイとなるタイミング及び期間が異なる多数のクロックを用意する必要がある。
[0014]
 本発明の目的は、比較的簡易な構成及び簡易なクロックで、良好な周波数特性を有するダイレクトサンプリング回路及び受信機を提供することである。

課題を解決するための手段

[0015]
 本発明のダイレクトサンプリング回路は、入力信号の搬送波周波数の周期に応じた4相の制御信号を出力するクロック生成回路と、前記4相の制御信号に応じて、前記入力信号を4系統にサンプリングして、位相が異なる4系統のサンプル値を電荷として蓄積するIQ生成回路と、前記4系統のサンプル値の電荷の各々が電荷共有される第1から第4の離散時間回路を有する離散時間回路群と、を具備し、前記第1から第4の離散時間回路の各々は、充電スイッチと、前記充電スイッチを介して前記IQ生成回路に接続されるローテートキャパシタと、ダンプスイッチと、前記ダンプスイッチを介して前記ローテートキャパシタに接続されるバッファキャパシタとを有し、前記充電スイッチは、前記4相の制御信号のうち、いずれか一つの制御信号を用いてオンオフ制御され、前記ローテートキャパシタは、前記充電スイッチを介して、前記IQ生成回路に蓄積された電荷を電荷共有し、前記ダンプスイッチは、前記4相の制御信号のうち、前記充電スイッチをオンオフ制御する前記制御信号と位相が異なる信号が用いられてオンオフ制御され、前記バッファキャパシタは、前記ダンプスイッチを介して、前記ローテートキャパシタと電荷共有することにより出力値を形成する。

発明の効果

[0016]
 本発明によれば、比較的簡易な構成及び簡易なクロックで、良好な周波数特性を得ることができる。

図面の簡単な説明

[0017]
[図1] 従来のダイレクトサンプリング回路の構成の一例を示す図
[図2] 従来のダイレクトサンプリング回路に入力する制御信号のタイミングチャートを示す図
[図3] 従来のダイレクトサンプリング回路により実現されるフィルタ特性の例を示す特性図
[図4] 従来のダイレクトサンプリング回路の構成の一例を示す図
[図5] 従来のダイレクトサンプリング回路により実現されるフィルタ特性の例を示す特性図
[図6] 従来のダイレクトサンプリング回路の構成の一例を示す図
[図7] 従来のダイレクトサンプリング回路に入力する制御信号のタイミングチャートを示す図
[図8] 従来のダイレクトサンプリング回路により実現されるフィルタ特性の例を示す特性図
[図9] 不要スプリアスの発生原理を説明するための図
[図10] 本発明の実施の形態1に係るダイレクトサンプリング受信機の構成を示すブロック図
[図11] 実施の形態1のダイレクトサンプリング回路の構成を示すブロック図
[図12] 実施の形態1のダイレクトサンプリング回路の構成を示す接続図
[図13A] 実施の形態1のIQ生成回路の接続図及び制御信号のタイミングチャートを示す図
[図13B] 実施の形態1の別のIQ生成回路の接続図及び制御信号のタイミングチャートを示す図
[図13C] 実施の形態1の更に別のIQ生成回路の接続図及び制御信号のタイミングチャートを示す図
[図14] クロック生成回路が出力する制御信号LO ~LO のタイミングチャートを示す図
[図15] 図12のダイレクトサンプリング回路の構成のうち、I+信号に対応する最上段の回路を抜粋した図
[図16] 制御信号LO ,LO ,LO ,LO が順にハイになるに従い、図15の接続が切り替わる様子を示す図
[図17] 本発明の実施の形態2のダイレクトサンプリング回路の構成を示すブロック図
[図18] 実施の形態2のダイレクトサンプリング回路の構成を示す接続図
[図19] クロック生成回路が出力する制御信号LO ~LO のタイミングチャートを示す図
[図20] 図18のダイレクトサンプリング回路の構成のうち、I+信号に対応する最上段の回路を抜粋した図
[図21] 制御信号LO ,LO ,LO ,LO が順にハイになるに従い、図20の接続が切り替わる様子を示す図
[図22] 実施の形態2により実現されるフィルタ特性の例を示す特性図
[図23] 実施の形態2のダイレクトサンプリング回路の別の構成を示す接続図
[図24] 本発明の実施の形態3のダイレクトサンプリング回路の構成を示すブロック図
[図25] 実施の形態3のダイレクトサンプリング回路の構成を示す接続図
[図26] 実施の形態3により実現されるフィルタ特性の例を示す特性図
[図27] 本発明の実施の形態4のダイレクトサンプリング回路の構成を示すブロック図
[図28] 実施の形態4のダイレクトサンプリング回路の構成を示す接続図
[図29] 実施の形態4により実現されるフィルタ特性の例を示す特性図
[図30] 本発明の実施の形態5のダイレクトサンプリング回路の構成を示すブロック図
[図31] 実施の形態5のダイレクトサンプリング回路の構成を示す接続図
[図32] 実施の形態5により実現されるフィルタ特性の例を示す特性図
[図33] 実施の形態5により実現されるフィルタ特性と従来構成で得られるフィルタ特性の比較を示す特性図
[図34] 本発明の実施の形態6の受信機の構成を示すブロック図

発明を実施するための形態

[0018]
 以下、本発明の実施の形態について図面を参照して詳細に説明する。
[0019]
 (実施の形態1)
 図10は、本実施の形態に係るダイレクトサンプリング受信機の構成を示す。図10において、ダイレクトサンプリング受信機10は、アンテナ11と、低雑音増幅器(LNA:Low Noise Amplifier)12と、ダイレクトサンプリング回路13と、ローカル周波数発振部14と、A/D(Analog to Digital)変換処理部15と、デジタル受信処理部16とを有する。
[0020]
 このダイレクトサンプリング受信機10は、搬送波周波数f RFで送信された電磁波21を受信し、この受信信号に対して離散時間的に周波数変換及びフィルタ処理を施して、所望信号成分を抽出する。そして、ダイレクトサンプリング受信機10は、デジタル信号に変換してデジタル受信処理を行い、得られた受信データ27を出力する。
[0021]
 アンテナ11は、図示していない送信局から搬送波周波数f RFで送信された電磁波21を受信し、これをアナログRF信号22に変換する。低雑音増幅器12は、アナログRF信号22を増幅してアナログRF信号23として出力する。
[0022]
 ダイレクトサンプリング回路13は、増幅されたアナログRF信号23及びローカル周波数信号24を入力とする。そして、ダイレクトサンプリング回路13は、アナログRF信号23を離散時間的に周波数変換してフィルタ処理を行うことで、所望信号成分のみを抽出したベースバンド信号25を出力する。
[0023]
 ローカル周波数発振部14は、ダイレクトサンプリング回路13に対して、サンプリング処理及び周波数変換処理に用いるローカル周波数信号24を生成して出力する。
[0024]
 A/D変換処理部15は、入力されるベースバンド信号25を所定のサンプリング周波数でデジタル値に量子化し、変換したデジタルベースバンド信号26を出力する。
[0025]
 デジタル受信処理部16は、入力されるデジタルベースバンド信号26を用いて復調処理や復号処理等の所定のデジタル受信処理を行い、これにより得た受信データ27を出力する。
[0026]
 図11は、全体として、本実施の形態に係るダイレクトサンプリング回路100の構成を示すもので、図10におけるダイレクトサンプリング回路13に該当する。
[0027]
 ダイレクトサンプリング回路100は、IQ生成回路101と、離散時間回路群102と、クロック生成回路103とを有する。なお、図11において、In+は、ダイレクトサンプリング回路100に入力される入力RF信号(正相信号)を示し、In-は、In+の逆位相信号の信号(逆相信号)を示す。正相信号(In+)及び逆相信号(In-)に対応するIQ生成回路101及び離散時間回路群102の構成は同一であるため、同一の符号を付して説明する。
[0028]
 IQ生成回路101は、入力RF信号の電圧を電流に変換し、入力RF信号を90度毎にサンプリングすることにより周波数変換及びフィルタ処理を行う。つまり、IQ生成回路101は、位相が90度ずれた4系統のサンプル値(I+,Q+,I-,Q-)を生成する。
[0029]
 離散時間回路群102は、ローテートキャパシタ及びバッファキャパシタを有する離散時間回路102-1~102-4を有する。そして、離散時間回路102-1~102-4は、ローテートキャパシタとバッファキャパシタとの電荷共有状態を切り替えることにより、出力値を形成する。なお、各離散時間回路102-1~102-4は、IQ生成回路101から出力される4系統のサンプル値(I+,Q+,I-,Q-)の各々にそれぞれ接続されている。離散時間回路102-1~102-4は、電荷としてサンプルされたサンプル値に電荷共有によるフィルタ特性を付加し、後述のスイッチ及びキャパシタを介して、出力キャパシタに電荷を受け渡し、出力値を形成する。
[0030]
 図12は、ダイレクトサンプリング回路100のより具体的構成を示す。
[0031]
 IQ生成回路101は、電圧電流変換器(TA:Transconductance Amplifier)1011と、サンプリングスイッチ1012-1~1012-4と、ヒストリキャパシタ1013-1~1013-4とを有する。
[0032]
 電圧電流変換器(TA)1011は、入力信号を電圧から電流に変換してRF電流として出力する。
[0033]
 サンプリングスイッチ1012-1~1012-4は、ローカル周波数発振部14から出力されるローカル周波数信号に応じて、RF電流をヒストリキャパシタ1013-1~1013-4に放出する。
[0034]
 ヒストリキャパシタ1013-1~1013-4は、サンプリングスイッチ1012-1~1012-4でサンプリングされたRF電流により供給される電荷を蓄積する。
[0035]
 離散時間回路102-1~102-4の各々は、充電スイッチ1021と、ローテートキャパシタ1022と、ダンプスイッチ1023と、リセットスイッチ1024と、プリチャージスイッチ1025と、バッファキャパシタ1026とを有する。
[0036]
 充電スイッチ1021は、IQ生成回路101とローテートキャパシタ1022との間に接続され、ローテートキャパシタ1022への電流をオンオフ制御する。
[0037]
 ローテートキャパシタ1022は、充電スイッチ1021を介してIQ生成回路101に接続される。
[0038]
 ダンプスイッチ1023は、ローテートキャパシタ1022とバッファキャパシタ1026との間に接続され、バッファキャパシタ1026への電流をオンオフ制御する。
[0039]
 リセットスイッチ1024は、ローテートキャパシタ1022の電荷の蓄積または放電を制御する。
[0040]
 プリチャージスイッチ1025は、ローテートキャパシタ1022の電位を制御する。
[0041]
 バッファキャパシタ1026は、ダイレクトサンプリング回路100の出力キャパシタであり、ダンプスイッチ1023を介してローテートキャパシタ1022に接続される。
[0042]
 サンプリングスイッチ1012-2~1012-4、充電スイッチ1021、ダンプスイッチ1023、リセットスイッチ1024及びプリチャージスイッチ1025は、例えばn型FET(Field Effect Transistor)で構成されている。n型FETは、ゲート電圧が高い状態(ハイ)でオン(導通)し、ゲート電圧が低い状態(ロー)でオフ(遮断)する。
[0043]
 クロック生成回路103は、ローカル周波数発信部14(図10)から得られる基準のローカル周波数信号に基づいて、制御信号LO ,LO ,LO ,LO3を生成する。そして、クロック生成回路103は、IQ生成回路101、離散時間回路群102に対して、これら制御信号を供給する。
[0044]
 図13A~図13Cは、IQ生成回路101の構成、及び、クロック生成回路103から出力される制御信号LO ~LO のタイミングチャートの一例を示している。
[0045]
 なお、図13Aは、図12に示したIQ生成回路101の構成、及び、クロック生成回路103から出力される制御信号LO ~LO のタイミングチャートを示している。また、図13B及び図13Cは、図13Aとは異なる別のIQ生成回路101の構成を示す。また、図13B及び図13Cには、IQ生成回路101が当該構成を採る場合に、クロック生成回路103から出力される制御信号LO ~LO のタイミングチャートの一例が示されている。
[0046]
 図13AのIQ生成回路101は、サンプリングスイッチが、電圧電流変換回路(TA)に並列に4個接続され、ヒストリキャパシタが、サンプリングスイッチの各々にそれぞれ1個ずつ接続されている。
[0047]
 図13Aに示す制御信号LO ~LO は、互いにハイとなる時間がずれた信号であり、ハイとなっている時間が所望のRF信号周期の1/4となっている。すなわち、クロック生成回路103は、所望のRF信号周期の25%DUTYのクロックを90度ずつシフトすることによって、90度ずれた4相の制御信号LO ~LO を生成する。このように、制御信号LO ~LO は、所望のRF信号周期と同じ周期であり、DUTY比が25%であり、位相が1/4周期ずつずれた4相の信号である。
[0048]
 IQ生成回路101は、4個のサンプリングスイッチの各々に、ハイとなるタイミングが異なる制御信号LO ~LO が供給されるように構成されている。
[0049]
 図13BのIQ生成回路101は、直列に接続される2個のサンプリングスイッチを1組として、サンプリングスイッチが、電圧電流変換回路(TA)に並列に4組接続されている。また、ヒストリキャパシタが、サンプリングスイッチの各々の組にそれぞれ1個ずつ接続されている。
[0050]
 図13Bに示す制御信号LO ,LO は、ハイとローの時間が等しい信号であり、LO ,LO は、周期が所望のRF信号周期の1/2となっている。制御信号LO ,LO は、ハイとローの時間が等しい信号であり、周期が所望のRF信号周期と一致している。すなわち、クロック生成回路103は、所望のRF信号周期の半分の周期をもつ50%DUTYの正相・逆相のクロックLO ,LO を生成する。また、クロック生成回路103は、所望のRF信号周期と一致した周期をもつ50%DUTYの正相・逆相のクロックLO ,LO を生成する。このように、制御信号LO ,LO は、所望のRF信号周期の1/2周期であり、DUTY比が50%で位相が1/2周期ずれた2相の信号である。また、LO ,LO は、所望のRF信号周期と同じ周期であり、DUTY比が50%で位相が1/2周期ずれた2相の信号である。
[0051]
 図13BのIQ生成回路101は、直列に並んだ2つのスイッチのうち、一方にLO 又はLO が供給され、他方にLO 又はLO が供給されるように構成されており、図13Aと同等の動作を行うことができる。
[0052]
 図13CのIQ生成回路101は、入力されたRF信号を正相及び逆相の電流信号に変換する2個の電圧電流変換器(TA)を有し、サンプリングスイッチは、正相及び逆相の電流信号に対しそれぞれ2個ずつ接続されている。
[0053]
 図13Cに示す制御信号LO ~LO は、互いにハイとなる時間がずれた信号であり、ハイとなっている時間が所望のRF信号周期の1/2となっている。すなわち、クロック生成回路103は、所望のRF信号周期の50%DUTYのクロックを90度ずつシフトすることによって、90度ずれた4相の制御信号LO ~LO を生成する。このように、制御信号LO ~LO は、所望のRF信号周期と同じ周期であり、DUTY比が50%であり、位相が1/4周期ずつずれた4相の信号である。
[0054]
 図13CのIQ生成回路101は、正相の電流信号が通過するサンプリングスイッチに制御信号LO ,LO が供給され、逆相の電流信号が通過するサンプリングスイッチに制御信号LO ,LO が供給されるように構成されている。これにより、図13CのIQ生成回路101は、図13Aと同等の動作を行うことができる。
[0055]
 図13A~図13Cに示した構成により、IQ生成回路101は、4系統のサンプル値(I+,Q+,I-,Q-)を生成する。
[0056]
 以下の説明では、IQ生成回路101が図13Aの構成を用いる場合を例に、ダイレクトサンプリング回路100の動作について説明する。
[0057]
 図14は、クロック生成回路103が出力する制御信号LO ~LO のタイミングチャートを示す。制御信号LO ,LO ,LO ,LO は、それぞれ、T ,T ,T ,T の間、ハイとなる。図12と図14とから、4系統のサンプル値(I+,Q+,I-,Q-)に対応するそれぞれの回路は、T LO/4遅れで同様の動作をする。図15は、図12のダイレクトサンプリング回路100の構成のうち、I+信号に対応する最上段の回路を抜粋した図であり、以下にその動作を説明する。
[0058]
 図16A~図16Dは、制御信号LO ,LO ,LO ,LO が順にハイになるに従い、図15に示す構成要素間の接続が切り替わる様子を示している。以下では、制御信号LO ,LO ,LO ,LO がハイとなるタイミングごとに、動作を説明する。
[0059]
 まず、電圧電流変換器(TA)1011により、入力されたRF信号23はアナログ電流信号に変換される。
[0060]
 [1]LO がハイとなる間
 LO がハイとなる間(期間T )、図16Aに示すように、電圧電流変換器(TA)1011の出力は、サンプリングスイッチ1012-1及び充電スイッチ1021を介してヒストリキャパシタ1013-1、及び、ローテートキャパシタ1022に接続される。そして、入力電流が電荷としてサンプリングされ、これによって周波数変換が行われる。
[0061]
 具体的には、LO がハイとなり、サンプリングスイッチ1012-1及び充電スイッチ1021がオンとなる間、次の2つの電荷Q in及びQ chが電荷共有される。
[0062]
 Q in:入力されたRF信号が、電圧電流変換器(TA)1011で電流に変換され際に得られる電荷。
[0063]
 例えば、入力電圧をV in[V]とし、電圧電流変換器(TA)1011がコンダクタンス値をg [S]を有するとすると、電圧電流変換器(TA)1011の出力は、I in=g in[A]の電流となる。この電流が、T LO/4の間、ヒストリキャパシタ1013-1に入力される。ここで、入力RF信号をV insin(ω RFt)とすると、Q inは式(1)より求められる。
[数1]


[0064]
 ここで、ダイレクトサンプリングでは、T =T LO,ω RF=ω LOであるため、式(1)は、式(2)となる。
[数2]


[0065]
 Q chは、ヒストリキャパシタ1013-1に蓄積されているT LO時間前の電荷を示す。
[0066]
 図12及び図14から分かるように、ヒストリキャパシタ1013-1は、T LOごとに電荷共有を繰り返す。
[0067]
 今回の期間T で電荷共有後に形成された電位をv (n)とすると、前回の期間T で形成された電位はv (n-1)と記述できる。したがって、Q chは、式(3)のように表される。
[数3]


[0068]
 すなわち、期間T における電荷共有は、式(4)のように記述できる。
[数4]


[0069]
 これをz領域に変換してまとめると、式(5)が得られる。
[数5]


[0070]
 [2]LO がハイとなる間
 LO がハイとなる間(期間T )、図16Bに示すように、ダンプスイッチ1023を介してローテートキャパシタ1022とバッファキャパシタ1026とが接続され、電荷共有により出力値が形成される。今回の期間T で電荷共有により形成された出力値の電位は、V out(n)と表し、前回の期間T で電荷共有により形成された出力値の電位をV out(n-1)と表し、上記[1]期間T に関する場合と同様に考える。すると、差分方程式は、式(6)のように記述できる。
[数6]


[0071]
 これをz領域に変換してまとめると、式(7)が得られる。
[数7]


[0072]
 式(5)及び式(7)をまとめて、全体の伝達関数を算出すると、式(8)が得られる。
[数8]


[0073]
 [3]LO がハイとなる間
 LO がハイとなる間(期間T )、図16Cに示すように、ローテートキャパシタ1022は、リセットスイッチ1024を介して低インピーダンスな電源又はグラウンドに接続される。これにより、ローテートキャパシタ1022に蓄積された電荷が放電される。このように、期間T において、ローテートキャパシタ1022に蓄積された電荷を捨て、ローテートキャパシタ1022をリセットすることができる。そのため、以降の期間T では、ローテートキャパシタ1022に所定の電位を印加することが可能となり、サンプリングの初期電位として適切なバイアス電位をあたえることができる。また、ローテートキャパシタ1022の電荷をリセットすることにより、式(8)に従う動作が行なわれ、ローテートキャパシタの容量に応じて変換利得を制御することが可能となる。
[0074]
 [4]LO がハイとなる間
 LO がハイとなる間(期間T )、図16Dに示すように、プリチャージスイッチ1025を介してローテートキャパシタ1022の上端の電位がVfbに設定され、ローテートキャパシタ1022に電荷がプリチャージされる。このとき、Vfbを線形性が改善されるようなDC電位に定めることにより、線形性を改善することができる。
[0075]
 以降、上記4種の動作[1]~[4]が繰り返し行なわれる。また、図12中の他の3系統(Q+,I-,I+)に対応する回路においても、上記と同様の動作がローカル周波数信号の1/4周期遅れで順次行われる。
[0076]
 以上のように、本実施の形態では、クロック生成回路103は、入力RF信号の搬送波周波数の周期の1/4周期位相がずれた4相の制御信号を出力する。IQ生成回路101は、入力RF信号をサンプリングすることにより、90度位相の異なる4系統のサンプル値を形成する。離散時間回路群102は、4系統のサンプル値の各々に接続される離散時間回路102-1~102-4を有する。離散時間回路102-1~102-4の各々が、ローテートキャパシタ1022及びバッファキャパシタ1026を有する。そして、本実施の形態では、ローテートキャパシタ1022とバッファキャパシタ1026との電荷共有状態を、入力RF信号の搬送波周波数の周期の1/4ごとに切り替えることにより、出力値を形成する。
[0077]
 より詳細には、IQ生成回路101は、4相の制御信号に応じて、入力信号を4系統にサンプリングして、位相が異なる4系統のサンプル値を電荷として蓄積する。離散時間回路102-1~102-4の各々は、充電スイッチ1021と、充電スイッチ1021を介してIQ生成回路101に接続されるローテートキャパシタ1022と、ダンプスイッチ1023と、ダンプスイッチ1023を介してローテートキャパシタ1022に接続されバッファキャパシタ1026とを有する。そして、充電スイッチ1021は、4相の制御信号のうち、電荷共有する電荷のサンプル値がサンプリングされた制御信号と同一の信号が用いられてオンオフ制御される。また、ローテートキャパシタ1022は、充電スイッチ1021を介して、IQ生成回路101に蓄積された電荷を電荷共有する。また、ダンプスイッチ1023は、4相の制御信号のうち、充電スイッチ1021をオンオフ制御する制御信号と位相が異なる信号が用いられてオンオフ制御される。また、バッファキャパシタ1026は、ダンプスイッチ1023を介して、ローテートキャパシタと電荷共有することにより出力値を形成する。
[0078]
 複数のローテートキャパシタを用意し、それを順番にバッファキャパシタに接続することで離散時間回路の動作周波数を低くすることが可能である。しかし、その場合、ローテートキャパシタにばらつきがあると、出力に各制御信号のスプリアスが発生してしまう。これに対して、本実施の形態では、離散時間回路102-1~102-4の各々には、バッファキャパシタ1026に接続されるローテートキャパシタ1022が1個ずつしか含まれない。そのため、出力値にスプリアスが発生するのを回避することができる。
[0079]
 また、IQ生成回路101は、入力信号を電圧から電流に変換して電流として出力する電圧電流変換回路(TA)1011と、制御信号に応じて電流を4系統にサンプリングして出力するサンプリングスイッチ1012-1~1012-4と、サンプリングされた電流により供給される4系統の電荷を蓄積するヒストリキャパシタ1013-1~1013-4と、を有する。離散時間回路102-1~102-4の各々は、ローテートキャパシタ1022の電荷を蓄積または放電制御するリセットスイッチ1024と、ローテートキャパシタ1022の電位を制御するプリチャージスイッチ1025と、を更に有する。そして、充電スイッチ1021、ダンプスイッチ1023、リセットスイッチ1024、プリチャージスイッチ1025の順に、各スイッチは、4相の制御信号が用いられてオンオフ制御される。
[0080]
 これにより、充電スイッチ1021、ダンプスイッチ1023、リセットスイッチ1024、プリチャージスイッチ1025の順に、各スイッチが入力RF信号の搬送波周波数の周期の1/4遅れでオンオフ制御される。この結果、離散時間回路102-1~102-4の各々は、出力値を形成する毎に、リセットスイッチ1024により、ローテートキャパシタ1022に残っていた電荷を接地してリセットする。更に、離散時間回路102-1~102-4の各々は、プリチャージスイッチ1025により、Vfbを用いてローテートキャパシタ1022のDC電位を定めることができる。このように、本実施の形態では、ローテートキャパシタ1022を一度リセットしてから、ローテートキャパシタ1022に電位を印可する。これにより、ローテートキャパシタ1022が次のチャージを行うので、Vfbを適切な電位に設定することにより、線形性を改善することができる。
[0081]
 また、充電スイッチ1021、ダンプスイッチ1023、リセットスイッチ1024及びプリチャージスイッチ1025には、ハイとなるタイミング及び期間が異なる4相の制御信号のみを用意すればよい。このとき、4相の制御信号に、IQ生成回路101が4系統のサンプル値(I+,Q+,I-,Q-)をサンプリングするために、制御信号LO ~LO を流用することができる。ここで、制御信号LO ~LO は、クロック生成回路103からサンプリングスイッチ1012-1~1012-4に供給される制御信号である。そのため、新たな制御信号を生成するための回路が不要となる。
[0082]
 なお、充電スイッチ1021は、4相の制御信号のうち、いずれか一つの制御信号を用いてオンオフ制御されるようにしてもよい。この場合の伝達関数は、上記式(8)と異なる。しかし、周波数特性は、充電スイッチ1021が、4相の制御信号のうち、電荷共有する電荷のサンプル値がサンプリングされた制御信号と同一の信号を用いて、オンオフ制御する場合の周波数特性に比べ大幅に劣化するわけではない。つまり、上記同様の効果が得られる。
[0083]
 (実施の形態2)
 図17は、本実施の形態に係るダイレクトサンプリング回路の構成を示す。図17のダイレクトサンプリング回路200は、図12のダイレクトサンプリング回路100に対し、IQ結合回路201を更に具備する構成を採る。なお、図17の本実施の形態に係るダイレクトサンプリング回路200において、図12のダイレクトサンプリング回路100と共通する構成部分には、図12と同一の符号を付して説明を省略する。
[0084]
 ダイレクトサンプリング回路200は、IQ生成回路101と、IQ結合回路201と、離散時間回路群102と、クロック生成回路103とを有する。
[0085]
 IQ結合回路201は、位相が90度ずれた4系統のサンプル値間で電荷のやり取りを行うことにより、これら4系統のサンプル値を結合し、伝達関数の分母に複素数係数を実現する。
[0086]
 図18は、ダイレクトサンプリング回路200のより具体的構成を示す。
[0087]
 IQ結合回路201は、キャパシタ2011を有する。なお、キャパシタ2011は、後述するように、伝達関数の分母に複素数係数を実現するため、以降、虚数キャパシタと呼ぶ。
[0088]
 離散時間回路102-1~102-4は、ローテートキャパシタ1022とバッファキャパシタ1026とIQ結合回路201の虚数キャパシタ2011との電荷共有状態を、切り替えることにより、出力値を形成する。
[0089]
 図19は、クロック生成回路103が出力する制御信号LO ~LO のタイミングチャートを示す。制御信号LO ,LO ,LO ,LO は、それぞれ、T ,T ,T ,T の間ハイとなる。図18と図19とから、4系統のサンプル値(I+,Q+,I-,Q-)に対応するそれぞれの回路は、T LO/4遅れで同様の動作をする。図20は、図18のダイレクトサンプリング回路200の構成のうち、I+信号に対応する最上段の回路を抜粋した図であり、以下にその動作を説明する。
[0090]
 図21A~図21Dは、制御信号LO ,LO ,LO ,LO が順にハイになるに従い、図20に示す構成要素間の接続が切り替わる様子を示している。以下では、制御信号LO ,LO ,LO ,LO がハイとなるタイミングの動作について説明する。
[0091]
 まず、電圧電流変換器(TA)1011により、入力されたRF信号23はアナログ電流信号に変換される。
[0092]
 [1]LO がハイとなる間
 LO がハイとなる間(期間T )、図21Aに示すように、電圧電流変換器(TA)1011の出力は、サンプリングスイッチ1012-1及び充電スイッチ1021を介してヒストリキャパシタ1013-1、虚数キャパシタ2011、及び、ローテートキャパシタ1022に接続される。これにより、入力電流が電荷としてサンプリングされ、周波数変換が行われる。
[0093]
 具体的には、LO がハイとなり、サンプリングスイッチ1012-1及び充電スイッチ1021がオンとなる間、3つの電荷Q in、Q ch及びQ CHimが電荷共有される。なお、電荷Q in及びQ chは、実施の形態1と同様であるため、説明を省略し、以下では、Q CHimについてのみ説明する。
[0094]
 Q CHimは、虚数キャパシタ2011に蓄積されているT LO/4時間前の電荷を示す。
[0095]
 図18及び図19から分かるように、虚数キャパシタ2011は、T LO/4ごとに電荷共有を繰り返す。したがって、先に述べたように、今回の期間T で電荷共有後に形成された電位をv (n)とすると、虚数キャパシタ2011に蓄積されている電位は、今回の期間T のπ/2前の電位と考えられる。
[0096]
 ここで、今回の期間T における入力RF信号は、V injωtとする。このとき、π/2前の入力RF信号は、V inj(ωt-π/2)=V injωt-jπ/2となり、オイラーの公式より、π/2前の入力RF信号は、-jV injωt=-jv (n)と表される。したがって、Q CHimは、式(9)のように表される。
[数9]


[0097]
 すなわち、期間T における電荷共有は、式(10)のように記述できる。
[数10]


[0098]
 これをz領域に変換してまとめると、式(11)が得られる。
[数11]


[0099]
 [2]LO がハイとなる間
 LO がハイとなる間(期間T )、図21Bに示すように、ダンプスイッチ1023を介してローテートキャパシタ1022とバッファキャパシタ1026とが接続され、電荷共有により出力値が形成される。今回の期間T で電荷共有により形成された出力値の電位は、V out(n)と表し、前回の期間T で電荷共有により形成された出力値の電位をV out(n-1)と表し、上記[1]期間T に関する場合と同様に考える。すると、差分方程式は、式(12)のように記述できる。
[数12]


[0100]
 これをz領域に変換してまとめると、式(13)が得られる。
[数13]


[0101]
 式(11)及び式(13)をまとめて、全体の伝達関数を算出すると、式(14)が得られる。
[数14]


[0102]
 この結果、式(14)から分かるように、伝達関数の分母に複素数係数が実現される。
[0103]
 [3]LO がハイとなる間
 LO がハイとなる間(期間T )、図21Cに示すように、ローテートキャパシタ1022は、リセットスイッチ1024を介して低インピーダンスな電源又はグラウンドに接続される。これにより、ローテートキャパシタ1022に蓄積された電荷が放電される。このように、期間T において、ローテートキャパシタ1022に蓄積された電荷を捨て、ローテートキャパシタ1022をリセットすることができる。そのため、以降の期間T では、ローテートキャパシタ1022に適切な電位を印加することが可能となり、線形性を改善することができる。
[0104]
 [4]LO がハイとなる間
 LO がハイとなる間(期間T )、図21Dに示すように、プリチャージスイッチ1025を介してローテートキャパシタ1022の上端の電位がVfbに設定され、ローテートキャパシタ1022に電荷がプリチャージされる。このとき、Vfbを線形性が改善されるようなDC電位に定めることにより、線形性を改善することができる。
[0105]
 以降、上記4種の動作[1]~[4]が繰り返し行なわれる。また、図18中の他の3系統(Q+,I-,I+)に対応するそれぞれの回路においても、上記と同様の動作がLOの1/4周期遅れで順次行われる。
[0106]
 以上のように、本実施の形態では、IQ結合回路201は、位相の異なる4系統のサンプル値を結合する。離散時間回路102-1~102-4の各々は、ローテートキャパシタ1022とバッファキャパシタ1026とIQ結合回路201との電荷共有状態を切り替える。ローテートキャパシタ1022は、充電スイッチ1021がオンされる間、IQ生成回路101に蓄積された電荷及びIQ結合回路201により結合された電荷を電荷共有する。IQ結合回路201を設けることにより、簡易なクロックで伝達関数の分母に複素数係数を実現することができ、この結果、周波数特性の中心を低周波数側にシフトすることができる。また、ダイレクトサンプリング回路200における周波数特性の変更に寄与する回路素子値が、ヒストリキャパシタ1012-1~1012-4、虚数キャパシタ2011、ローテートキャパシタ1022及びバッファキャパシタ1026の4種類の容量値となる。そのため、設計自由度が向上し、これら4個のキャパシタの容量値を調整することにより、中心シフト量、カットオフ周波数、利得を制御し、良好な周波数特性を得ることができる。
[0107]
 図22A及び図22Bは、式(14)において、C =40pF,C =50fF,C Him=500fFとした場合の周波数特性の例(f LO=800MHz,C によるIIRは除く)を示す。式(14)に示すように、伝達関数の分母に複素数係数を実現したことによって、最大利得周波数を低周波数側にシフトできていることが分かる。このように、図18に示したような簡易な回路構成と、制御信号(図19参照)によって、複素型の伝達関数を実現することができ、これにより、イメージ除去を行なうことが可能となる。
[0108]
 なお、図23は、図18に示したダイレクトサンプリング回路200と同等の別の構成を示す図である。図23が図18と異なる点は、IQ結合回路201が、虚数キャパシタ2011に加え、充電スイッチ2012~2015を更に有する点である。更に、充電スイッチ2012~2015には、クロック生成回路103から位相がずれた4相の制御信号が供給されるよう構成されている点が異なる。
[0109]
 図23に示すような構成においても、虚数キャパシタ2011は、充電スイッチ2012~2015の各々を介して、図18に示す構成と同様に、電圧電流変換器(TA)1011に常時接続されることになる。したがって、期間T ~T における各構成要素間の接続は、図21A~図21Dと同様となる。
[0110]
 (実施の形態3)
 図24は、本実施の形態に係るダイレクトサンプリング回路の構成を示す。なお、図24のダイレクトサンプリング回路300は、図17のダイレクトサンプリング回路200を基本構成とし、共通する構成部分には、図17と同一の符号を付して説明を省略する。
[0111]
 図24のダイレクトサンプリング回路300は、IQ結合回路301が、正相・逆相のサンプル値の両方に接続している点が、図17のダイレクトサンプリング回路200と異なる。この構成によれば、周波数特性の最大利得周波数を高周波数側にシフトさせることが可能となる。
[0112]
 IQ結合回路301は、正相・逆相のサンプル値間で電荷のやり間で電荷のやり取りを行うことにより、これら4系統のサンプル値を結合し、伝達関数の分母に負の複素数係数を実現する。
[0113]
 図25は、ダイレクトサンプリング回路200のより具体的構成を示す。なお、図25において、IQ結合回路301-1,301-2は、図24におけるIQ結合回路301を構成する。
[0114]
 IQ結合回路301-1,301-2の各々は、虚数キャパシタ3011と、充電スイッチ3012~3015とを有する。
[0115]
 IQ結合回路301-1は、虚数キャパシタ3011により、充電スイッチ3012,3014を介して、第1,3系統正相のサンプリング値の電荷と、充電スイッチ3013,3015を介して、第2,4系統逆相のサンプリング値の電荷とを結合する。
[0116]
 IQ結合回路301-2は、虚数キャパシタ3011により、充電スイッチ3012,3014を介して、第1,3系統の逆相のサンプリング値の電荷と、充電スイッチ3013,3015を介して、第2,4系統正相のサンプリング値の電荷とを結合する。
[0117]
 このように、本実施の形態では、IQ結合回路301において、正相のサンプリング値の2,4系統が逆相のサンプリング値の2,4系統に接続されている。また、IQ結合回路301において、逆相のサンプリング値の2,4系統が正相のサンプリング値の2,4系統に接続されている。
[0118]
 実施の形態1及び実施の形態2と同様の動作によって、以下の伝達関数が得られる。
[数15]


[0119]
 式(15)から分かるように、本実施の形態では、伝達関数の分母に負の複素数係数を実現することが可能となる。
[0120]
 図26A及び図26Bは、式(15)においてC =40pF,C =50fF,C Him=500fFとした場合の周波数特性の例(f LO=800MHz,C によるIIRは除く)を示す。図26Aに示したように、周波数特性の最大利得周波数を高周波数側にシフトできていることが分かる。このように、簡易な回路構成と、制御信号(参照)によって、複素型の伝達関数を実現することができ、これにより、イメージ除去を行なうことが可能となる。さらに、本実施の形態では、最大利得周波数を、低周波数側又は高周波数側に自由に移動させることが可能となるので、設計自由度が大幅に向上する。
[0121]
 (実施の形態4)
 図27は、本実施の形態に係るダイレクトサンプリング回路の構成を示す。図27のダイレクトサンプリング回路400は、実施の形態2に対応するダイレクトサンプリング回路401と実施の形態3に対応するダイレクトサンプリング回路402の出力側に、出力部403として差動合成回路を接続する。そして、出力部403がダイレクトサンプリング回路401からのI+出力と、ダイレクトサンプリング回路402からのI+出力との差分を出力する構成になっている。
[0122]
 なお、図27には、I+出力同士のみを出力部(差動合成回路)403を接続した構成を記している。ここで、I-、Q+、Q-出力同士に対しても同様に出力部(差動合成回路)403を接続することによって、I+出力同士と同様の特性を得ることが可能である。
[0123]
 図28は、図27の具体的構成を示す。図28において、ダイレクトサンプリング回路401は、図23のダイレクトサンプリング回路200に対応し、ダイレクトサンプリング回路402は図25のダイレクトサンプリング回路300に対応する。
[0124]
 出力部403は、ダイレクトサンプリング回路401からのI+出力と、ダイレクトサンプリング回路402からのI+出力との差分を出力する。換言すると、出力部403は、ダイレクトサンプリング回路401の出力と、ダイレクトサンプリング回路402の出力のうち、ダイレクトサンプリング回路401の出力と同相の出力との差分を出力する。
[0125]
 ダイレクトサンプリング回路401及びダイレクトサンプリング回路402は、実施の形態2及び実施の形態3と同様の動作をすることになり、次式に示す伝達関数を実現できる。
[数16]


[0126]
 本実施の形態は、式(16)内の1次IIRの和を通分すると、伝達関数の分子に多項式が生成できる。つまり、本実施の形態では、伝達関数の分子に零を設定することが可能となり、特定の周波数の信号を減衰させることが可能となる。
[0127]
 このように、ダイレクトサンプリング回路401とダイレクトサンプリング回路402内部のヒストリキャパシタ、ローテートキャパシタ、虚数キャパシタの値を適切な値に設定することにより、周波数特性に減衰極を生成することができる。ここで、ダイレクトサンプリング回路401は、実施の形態2に対応する回路であり、ダイレクトサンプリング回路402は、実施の形態3に対応する回路である。
[0128]
 図29A及び図29Bは、C H1=84.0pF,C H2=210pF,C R1=188fF,C R2=187fF,C Him1=C Him2=198fFとした場合の周波数特性の計算結果(f LO=800MHz,C によるIIRは除く)を示す。図29Bは、広帯域周波数特性を示し、図29Aは、図29Bに示した周波数特性の通過域近傍(800MHz)の狭帯域周波数特性を示している。図29Aにおいて、特性#1、特性#2は、ダイレクトサンプリング回路401及びダイレクトサンプリング回路402において、それぞれ利得が最大となる周波数にシフトさせた特性である。ここで、特性#1と特性#2との差である特性#3が、本実施の形態に係るダイレクトサンプリング回路400の周波数特性となる。図29Aから分かるように、本実施の形態では、周波数特性の片側に減衰極を実現できている。
[0129]
 以上のように、本実施の形態では、出力部403は、ダイレクトサンプリング回路401の出力と、ダイレクトサンプリング回路402の出力のうち、ダイレクトサンプリング回路401の出力と同相の出力との差を出力する。これにより、本実施の形態では、周波数特性の片側に減衰極を実現し、優れたイメージ除去特性(高イメージ抑圧比)を達成できる。
[0130]
 本実施の形態をワンセグ受信機へ適用した場合(所望波帯域250kHz~680kHz,イメージ帯域-680kHz~-250kHz)、従来の構成では6.60dBしかえられなかったイメージ除去比を18.6dBとすることができる。
[0131]
 (実施の形態5)
 図30は、本実施の形態に係るダイレクトサンプリング回路の構成を示す。図30のダイレクトサンプリング回路500は、実施の形態2に対応するダイレクトサンプリング回路501と実施の形態3に対応するダイレクトサンプリング回路502の出力に、出力部503として合成回路を接続する。また、本実施の形態では、出力部503がダイレクトサンプリング回路501のI+出力と、ダイレクトサンプリング回路502のI-出力との和を出力する構成になっている。
[0132]
 なお、図30には、I+出力及びI-出力のみを出力部(合成回路)503に接続した構成を記している。ここで、I-出力及びI+出力、Q+出力及びQ-出力、Q-出力及びQ+出力に対しても同様に出力部(合成回路)503を接続することによって、I+出力及びI-出力を出力部503に接続する場合と同様の特性を得ることが可能である。
[0133]
 図31は、図30の具体的構成を示す。図31において、ダイレクトサンプリング回路501は、図23のダイレクトサンプリング回路200に対応し、ダイレクトサンプリング回路502は図25のダイレクトサンプリング回路300に対応する。
[0134]
 出力部503は、ダイレクトサンプリング回路501からのI+出力と、ダイレクトサンプリング回路502からのI-出力との和を出力する。換言すると、出力部503は、ダイレクトサンプリング回路501の出力と、ダイレクトサンプリング回路502の出力のうち、ダイレクトサンプリング回路501の出力と逆相の出力との和を出力する。
[0135]
 ダイレクトサンプリング回路501及びダイレクトサンプリング回路502は、実施の形態2及び実施の形態3と同様の動作をすることになり、次式に示す伝達関数を実現できる。
[数17]


[0136]
 ダイレクトサンプリング回路501とダイレクトサンプリング回路502の内部のヒストリキャパシタ、ローテートキャパシタ、虚数キャパシタの値を適切なものにすることによって広帯域な周波数特性を得ることが可能となる。ここで、ダイレクトサンプリング回路501は、実施の形態2に対応する回路であり、ダイレクトサンプリング回路502は、実施の形態3に対応する回路である。
[0137]
 図32A及び図32Bは、C H1=C H2=40pF,C R1=C R2=50fF,C Him1=C Him2=500fFとした場合の周波数特性の計算結果(f LO=800MHz,C によるIIRは除く)を示す。図32Bは、広帯域周波数特性を示し、図32Aは、図32Bに示した周波数特性の通過域近傍(800MHz)の狭帯域周波数特性を示している。図32Aにおいて、特性#1、特性#2は、それぞれ利得を最大となる周波数にシフトさせた特性である。ここで、特性#1及び特性#2の和である特性#3が、本実施の形態に係るダイレクトサンプリング回路400の周波数特性となる。本実施の形態に係るダイレクトサンプリング回路400は、図32Aから分かるように、通過域にリプルを得た擬似チェビシェフ特性を実現できている。なお、各回路素子値の設定によっては、通過域をフラットにすることも可能である。
[0138]
 以上のように、本実施の形態に係るダイレクトサンプリング回路500は、ダイレクトサンプリング回路501の出力と、ダイレクトサンプリング回路502の出力のうち、ダイレクトサンプリング回路401の出力と逆相の出力との和を出力する。これにより、広帯域な周波数特性を得ることができる。
[0139]
 図33は、デジタルテレビのフルセグメント受信機に適用した場合(所望波帯域0~3MHz,妨害波帯域3MHz~9MHz)の、従来の構成(非特許文献1参照)による周波数特性と提案構成による周波数特性との比較を示す。ここで、従来の構成による周波数特性は、図33の特性#1とし、提案構成による周波数特性は、図33の特性#2とした。通過域の帯域内偏差を一致させて比較すると、従来隣接のDU比(Desired to Undesired signal ratio:所望波帯域と妨害波帯域との電力比)は、2.28dBしか得られなかった。これに対し、本実施の形態では、5.56dBのDU比が得られており、優れた隣接妨害波除去特性を達成できていることが分かる。これにより、DU比の分だけベースバンドフィルタの構成を簡易にすることができ、チップ面積の縮小化及び低コスト化を図ることができる。
[0140]
 (実施の形態6)
 本実施の形態では、実施の形態2~5において説明した複素型サンプリング回路を適用することによって、LOW-IF(Intermediate Frequency)方式の受信機の回路規模を削減する手法を述べる。
[0141]
 図34Aは、イメージリジェクションをデジタル処理で行うLOW-IF受信機の構成を示すブロック図である。この構成では、増幅器601、ミクサ・フィルタ回路602及びA/D変換回路603が、IQに対しそれぞれ1つずつ必要になり、回路規模が大きくなってしまう。
[0142]
 図34Bは、イメージリジェクションをアナログのポリフェイズフィルタ604で行うLOW-IF受信機の構成を示すブロック図である。図34Bの構成では、デジタル処理でのイメージリジェクションを行わないので、必要なA/D変換回路603が1つでよく、回路規模を削減できる。
[0143]
 図34Cは、イメージリジェクションを複素型サンプリング回路605で行うLOW-IF受信機の構成を示すブロック図である。
[0144]
 複素型サンプリング回路605を用いると、1つの入力から得られる信号を用いて複素フィルタ処理が可能となり、また、出力にはイメージが除去されている。そのため、A/D変換回路が1つで済む。すなわち、2つのミクサ・フィルタ回路602を1つの複素型サンプリング回路605に置き換えることにより、図34Aの構成と比較して、増幅器601及びA/D変換回路603をそれぞれ1つずつ削減することが可能である。また、図34Bの構成と比較して、増幅器601を1つ削減することができ、ポリフェイズフィルタ604が不要となるため、回路規模をさらに削減できる。
[0145]
 本実施の形態に係るダイバーシチ受信構成では、同一の受信機を複数系統用意することによって最大比合成を行なっている。そのため、受信機は、複素サンプリング回路を用いることにより、回路規模を大幅に削減できる。なお、ダイバーシチ受信方式では、複数系統の受信機がすべて同じ構成である必要はなく、最も性能の出る構成で主系統を構成し、簡易な複素サンプリング型の受信系統を複数用意することも可能である。回路規模の削減は、面積のみならず消費電力の削減効果も大きい。
[0146]
 以上の説明では、各種スイッチは、n型FETとしたが、これに限られない。例えば、各種スイッチは、p型FETとしてもよいし、n型FETおよびp型FETを組み合わせてもよい。このとき、ソース端子とドレイン端子は入れ替えてもかまわない。
[0147]
 2009年8月31日出願の特願2009-200816に含まれる明細書、図面及び要約書の開示内容は、すべて本願に援用される。

産業上の利用可能性

[0148]
 本発明に係るダイレクトサンプリング回路及び受信機は、無線通信装置における受信部の高周波信号処理回路に有用であり、信号の周波数変換及びフィルタ処理を行う場合に適用して好適である。

符号の説明

[0149]
 10 ダイレクトサンプリング受信機
 13,100,200,300,400,401,402,500,501,502 ダイレクトサンプリング回路
 101 IQ生成回路
 1011 電圧電流変換器
 1012-1~1012-4 サンプリングスイッチ
 1013-1~1013-4 ヒストリキャパシタ
 102 離散時間回路群
 102-1~102-4 離散時間回路
 1021,2012~2015,3012~3015 充電スイッチ
 1022 ローテートキャパシタ
 1023 ダンプスイッチ
 1024 リセットスイッチ
 1025 プリチャージスイッチ
 1026 バッファキャパシタ
 103 クロック生成回路
 201,301,301-1,301-2 IQ結合回路
 2011,3011 虚数キャパシタ
 403,503 出力部
 601 増幅器
 602 ミクサ・フィルタ回路
 603 A/D変換回路
 604 ポリフェイズフィルタ
 605 複素型サンプリング回路

請求の範囲

[請求項1]
 入力信号の搬送波周波数の周期に応じた4相の制御信号を出力するクロック生成回路と、
 前記4相の制御信号に応じて、前記入力信号を4系統にサンプリングして、位相が異なる4系統のサンプル値を電荷として蓄積するIQ生成回路と、
 前記4系統のサンプル値の電荷の各々が電荷共有される第1から第4の離散時間回路を有する離散時間回路群と、を具備し、
 前記第1から第4の離散時間回路の各々は、
 充電スイッチと、前記充電スイッチを介して前記IQ生成回路に接続されるローテートキャパシタと、ダンプスイッチと、前記ダンプスイッチを介して前記ローテートキャパシタに接続されるバッファキャパシタとを有し、
 前記充電スイッチは、前記4相の制御信号のうち、いずれか一つの制御信号を用いてオンオフ制御され、
 前記ローテートキャパシタは、前記充電スイッチを介して、前記IQ生成回路に蓄積された電荷を電荷共有し、
 前記ダンプスイッチは、前記4相の制御信号のうち、前記充電スイッチをオンオフ制御する前記制御信号と位相が異なる信号が用いられてオンオフ制御され、
 前記バッファキャパシタは、前記ダンプスイッチを介して、前記ローテートキャパシタと電荷共有することにより出力値を形成する、
 ダイレクトサンプリング回路。
[請求項2]
 前記位相の異なる4系統のサンプル値の電荷を結合する結合回路、を更に具備し、
 前記ローテートキャパシタは、前記充電スイッチがオンされる間、前記IQ生成回路に蓄積された電荷及び前記結合回路により結合された電荷を電荷共有する、
 請求項1に記載のダイレクトサンプリング回路。
[請求項3]
 前記IQ生成回路は、
 前記入力信号を電圧から電流に変換して電流として出力する電圧電流変換回路と、
 前記制御信号に応じて前記電流を4系統にサンプリングして出力する4個のサンプリングスイッチと、
 サンプリングされた前記電流により供給される4系統の電荷をそれぞれ蓄積する4個のヒストリキャパシタと、を有し、
 前記第1から第4の離散時間回路の各々は、
 前記ローテートキャパシタの電荷を蓄積または放電制御するリセットスイッチと、
 前記ローテートキャパシタの電位を制御するプリチャージスイッチと、を更に有し、
 前記充電スイッチ、前記ダンプスイッチ、前記リセットスイッチ、前記プリチャージスイッチの順に、各スイッチは、前記4相の制御信号が用いられてオンオフ制御される、
 請求項1に記載のダイレクトサンプリング回路。
[請求項4]
 前記IQ生成回路は、
 正相の前記入力信号をサンプリングすることにより、位相が異なる4系統の正相のサンプル値を電荷として蓄積する第1のIQ生成回路と、
 逆相の前記入力信号をサンプリングすることにより、位相が異なる4系統の逆相のサンプル値を電荷として蓄積する第2のIQ生成回路と、を有し、
 前記結合回路は、
 第1、第2、第3及び第4系統の前記正相のサンプル値の電荷を結合する第1の結合回路と、
 第1、第2、第3及び第4系統の前記逆相のサンプル値の電荷を結合する第2の結合回路と、を有し、
 前記離散時間回路群は、
 前記第1のIQ生成回路に接続される第1の離散時間回路群と、前記第2のIQ生成回路に接続される第2の離散時間回路群と、を有する、
 請求項2に記載のダイレクトサンプリング回路。
[請求項5]
 前記IQ生成回路は、
 正相の前記入力信号をサンプリングすることにより、位相が異なる4系統の正相のサンプル値を電荷として蓄積する第1のIQ生成回路と、
 逆相の前記入力信号をサンプリングすることにより、位相が異なる4系統の逆相のサンプル値を電荷として蓄積する第2のIQ生成回路と、を有し、
 前記結合回路は、
 第1、第3系統の前記正相のサンプル値の電荷と、第2、第4系統の前記逆相のサンプル値の電荷とを結合する第1の結合回路と、
 第2、第4系統の前記正相のサンプル値の電荷と、第1、第3系統の前記逆相のサンプル値の電荷とを結合する第2の結合回路と、を有し、
 前記離散時間回路群は、
 前記第1のIQ生成回路に接続される第1の離散時間回路群と、前記第2のIQ生成回路に接続される第2の離散時間回路群と、を有する、
 請求項2に記載のダイレクトサンプリング回路。
[請求項6]
 周波数特性の利得が最大となる周波数を低周波数側にシフトする第1のダイレクトサンプリング回路と、
 周波数特性の利得が最大となる周波数を高周波数側にシフトする第2のダイレクトサンプリング回路と、
 前記第1及び第2のダイレクトサンプリング回路の出力側に設けられ、前記第1のダイレクトサンプリング回路の出力と第2のダイレクトサンプリング回路の出力との和もしくは差を出力する出力部、
 を具備するダイレクトサンプリング回路。
[請求項7]
 前記第1のダイレクトサンプリング回路は、前記請求項4に記載のダイレクトサンプリング回路である、
 請求項6に記載のダイレクトサンプリング回路。
[請求項8]
 前記第2のダイレクトサンプリング回路は、前記請求項5に記載のダイレクトサンプリング回路である、
 請求項6に記載のダイレクトサンプリング回路。
[請求項9]
 前記出力部は、
 前記第1のダイレクトサンプリング回路の出力と、前記第2のダイレクトサンプリング回路の出力のうち、前記第1のダイレクトサンプリング回路の出力と同相の出力との差を生成する、
 請求項6に記載のダイレクトサンプリング回路。
[請求項10]
 前記出力部は、
 前記第1のダイレクトサンプリング回路の正相出力と、前記第2のダイレクトサンプリング回路の逆相出力との和を出力する、
 請求項6に記載のダイレクトサンプリング回路。
[請求項11]
 前記クロック生成回路は、
 前記制御信号として、前記入力信号の搬送波周波数の周期と同じ周期であり、DUTY比が25%であり、位相が1/4周期ずつずれた4相の信号を生成し、4個の前記サンプリングスイッチの各々にハイとなるタイミングが異なる前記制御信号を出力する、
 請求項1に記載のダイレクトサンプリング回路。
[請求項12]
 前記各スイッチは、直列に接続される2個のサブスイッチを1組として有し、
 前記クロック生成回路は、
 前記制御信号として、前記入力信号の搬送波周波数の周期と同じ周期であり、DUTY比が50%で位相が1/2周期ずれた2相の第1及び第2信号と、前記入力信号の搬送波周波数の周期の1/2の周期であり、DUTY比が50%であり、位相が搬送波周波数の1/4周期ずれた2相の第3及び第4の信号を生成し、
 前記直列に接続される2個の前記サブスイッチのうち一方には前記第1又は第2の信号を出力し、他方には前記第3又は第4の信号を出力する、
 請求項1に記載のダイレクトサンプリング回路。
[請求項13]
 前記結合回路は、
 1個のキャパシタと、前記キャパシタへの前記位相の異なる4系統のサンプル値の電流をオンオフ制御する4個のスイッチと、を有し、
 前記クロック生成回路は、
 前記制御信号として、前記入力信号の搬送波周波数の周期と同じ周期であり、DUTY比が25%であり、位相が1/4周期ずつずれた4相の信号を生成し、前記4個のスイッチの各々にハイとなるタイミングが異なる前記制御信号を出力する、
 請求項2に記載のダイレクトサンプリング回路。
[請求項14]
 前記結合回路は、1個のキャパシタを有し、前記電圧電流変換回路と前記サンプリングスイッチとの間に接続される、
 請求項2に記載のダイレクトサンプリング回路。
[請求項15]
 請求項1に記載のダイレクトサンプリング回路と、
 入力信号を受信するアンテナと、
 前記アンテナが受信した信号を増幅し、増幅された信号を前記ダイレクトサンプリング回路に出力する低雑音増幅器と、
 前記ダイレクトサンプリング回路の出力信号をアナログデジタル変換するアナログデジタル変換部と、
 を有する受信機。
[請求項16]
 LOW-IF受信機であって、
 前記ダイレクトサンプリング回路は、前記出力信号として低中間周波数帯の信号を出力する、
 請求項15に記載の受信機。
[請求項17]
 複数の受信機と、前記複数の受信機からのデジタル出力を選択合成するデジタル処理部とで構成されるダイバーシチ受信機であって、
 前記複数の受信機として、請求項16に記載の受信機を少なくとも一つ含む、
 ダイバーシチ受信機。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]

[ 図 10]

[ 図 11]

[ 図 12]

[ 図 13A]

[ 図 13B]

[ 図 13C]

[ 図 14]

[ 図 15]

[ 図 16]

[ 図 17]

[ 図 18]

[ 図 19]

[ 図 20]

[ 図 21]

[ 図 22]

[ 図 23]

[ 図 24]

[ 図 25]

[ 図 26]

[ 図 27]

[ 図 28]

[ 図 29]

[ 図 30]

[ 図 31]

[ 図 32]

[ 図 33]

[ 図 34]