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1. (WO2011014434) BOND AND PROBE PAD DISTRIBUTION AND PACKAGE ARCHITECTURE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2011/014434    International Application No.:    PCT/US2010/043137
Publication Date: 03.02.2011 International Filing Date: 23.07.2010
IPC:
H01L 21/60 (2006.01), H01L 23/48 (2006.01)
Applicants: ALTERA CORPORATION [US/US]; 101 Innovation Drive San Jose, CA (US) (For All Designated States Except US).
HATA, William, Y. [US/US]; (US) (For US Only)
Inventors: HATA, William, Y.; (US)
Agent: GENCARELLA, Michael, L.; Martine Penilla & Gencarella, LLP 710 Lakeway Drive, Suite 200 Sunnyvale, CA 94085 (US)
Priority Data:
12/533,997 31.07.2009 US
12/534,002 31.07.2009 US
Title (EN) BOND AND PROBE PAD DISTRIBUTION AND PACKAGE ARCHITECTURE
(FR) DISTRIBUTION D'AIRES DE SOUDURE ET DE POINTS DE TEST, ET ARCHITECTURE DE BOÎTIER
Abstract: front page image
(EN)An integrated circuit (IC) that includes a plurality of bond pads disposed on a surface of the IC and a plurality of probe pads disposed on the surface of the IC is provided. Each of the plurality of probe pads is in electrical communication with corresponding bond pads. The plurality of probe pads are linearly configured across the surface. In one embodiment, the probe pads are disposed along a diagonal of the surface of the die defined between opposing vertices of the die surface. In another embodiment, multiple rows of linearly disposed probe pads are provided on the surface. In addition a packaging architecture for an integrated circuit is provided. The architecture includes a printed circuit board and a package substrate disposed on the printed circuit board. A first integrated circuit is disposed on a first surface of the package substrate. The package substrate is capable of supporting a second integrated circuit. The second integrated circuit is in electrical communication with a plurality of pads disposed on the first surface of the package substrate. Each of the plurality of pads is in electrical communication with the printed circuit board without communicating with the first integrated circuit.
(FR)La présente invention concerne un circuit intégré (IC) comprenant une pluralité d'aires de soudure disposées sur la surface de ce circuit ainsi qu'une pluralité de points de test. Chacun des points de test est relié électriquement aux aires de soudure correspondantes. La pluralité de points de test est configurée linéairement à travers la surface. Selon un mode de réalisation, les points de test sont disposés sur une diagonale de la surface de la matrice définie entre les nœuds opposés de la surface de la matrice. Dans un autre mode de réalisation, de multiples rangées de points de test disposés linéairement sont réparties sur la surface. L'invention concerne également une architecture de boîtier de circuit intégré. Cette architecture comprend une carte de circuit imprimé et un substrat de boîtier disposé sur la carte de circuit imprimé. Un premier circuit intégré est disposé sur une première surface du substrat du boîtier. Le substrat du boîtier est capable de supporter un second circuit intégré. Le second circuit intégré est relié électriquement à une pluralité de points disposés sur la première surface du substrat de boîtier. Chacun de la pluralité de points est relié électriquement à la carte de circuit imprimé sans communiquer avec le premier circuit intégré.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)