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Pub. No.:    WO/2011/013270    International Application No.:    PCT/JP2010/002039
Publication Date: 03.02.2011 International Filing Date: 23.03.2010
H01L 21/822 (2006.01), H01L 27/04 (2006.01), H03K 5/13 (2014.01)
Applicants: PANASONIC CORPORATION [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP) (For All Designated States Except US).
KISHISHITA, Keisuke; (For US Only)
Inventors: KISHISHITA, Keisuke;
Agent: MAEDA, Hiroshi; Osaka-Marubeni Bldg.,5-7,Hommachi 2-chome, Chuo-ku, Osaka-shi, Osaka 5410053 (JP)
Priority Data:
2009-173998 27.07.2009 JP
(JA) 半導体装置
Abstract: front page image
(EN)A monitor circuit (100) comprises a delay circuit (102) configured to have a tree structure by a plurality of elements and interconnects, a data supply circuit (101) which supplies a determining signal to the delay circuit (102), and a delay evaluation circuit (103) which is connected to the end point of a delay circuit (102) and evaluates the delay state of the determining signal. This monitor circuit (100) is used to control, based on the output of the delay evaluation circuit (103), at least one of the following: the power supply voltage of the semiconductor circuit, the board voltage, and the clock frequency. By positioning the circuits forming the monitor circuit (100) at the gaps in the semiconductor device with a layout tool, increase in circuit area can be minimized while highly precise delay monitoring can be performed.
(FR)L'invention porte sur un circuit de surveillance (100) qui comprend un circuit à retard (102) configuré pour avoir une structure d'arbre constituée par une pluralité d'éléments et d'interconnexions, un circuit de fourniture de données (101) qui fournit un signal de détermination au circuit à retard (102), et un circuit d'évaluation de retard (103) qui est connecté au point d'extrémité d'un circuit à retard (102) et évalue l'état de retard du signal de détermination. Ce circuit de surveillance (100) est utilisé pour commander, sur la base de la sortie du circuit d'évaluation de retard (103), au moins un des paramètres suivants : la tension d'alimentation électrique du circuit à semi-conducteur, la tension de carte et la fréquence d'horloge. Par positionnement des circuits formant le circuit de surveillance (100) au niveau des écartements dans le dispositif à semi-conducteur à l'aide d'un outil de tracé, l'augmentation d'aire du circuit peut être minimisée tandis qu'une surveillance de retard très précise peut être réalisée.
(JA) 複数の素子及び配線でツリー状に構成された遅延回路(102)と、当該遅延回路(102)に判定信号を供給するデータ供給回路(101)と、遅延回路(102)の終点に接続されて前記判定信号の遅延状態を評価する遅延評価回路(103)とからなるモニタ回路(100)を採用し、遅延評価回路(103)の出力により、半導体回路の電源電圧、基板電圧、クロック周波数のうち少なくとも1つを制御する。モニタ回路(100)を構成する回路を半導体装置内の隙間にレイアウトツールで配置することで、面積増加を抑制しつつ、精度の高い遅延モニタリングが行えるようにする。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PE, PG, PH, PL, PT, RO, RS, RU, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LS, MW, MZ, NA, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM)
European Patent Office (AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)